一.前言 网络通信中的PHY芯片接口种类有很多,之前接触过GMII接口的PHY芯片RTL8211EG.但GMII接口数量较多,本文使用RGMII接口的88E1512搭建网络通信系统.这类接口总线位宽小,可以降低电路成本,在实际项目中应用更广泛. 二.从GMII过度到RGMII 先看看GMII和RGMII主要的接口. GMII: 发送 gmii_tx_clk gmii_tx_d[7:0] gmii_tx_en gmii_tx_er 接收 gmii_rx_clk gmii_rx_d[7:0] gmi

DDR2电路设计 在高速大数据的应用中,高速大容量缓存是必不可少的硬件.当前在FPGA系统中使用较为广泛的高速大容量存储器有经典速度较低的单数据速率的SDRAM存储器,以及速度较高的双速率DDR.DDR2.DDR3型SDRAM存储器,DDR系列的存储器都需要FPGA芯片有对应的硬件电路结构支持.对于Altera Cyclone IV系列的FPGA,其最高支持到DDR2存储器(不支持DDR3存储器,到了Cyclone V系列的FPGA才支持DDR3存储器).芯航线AC6102开发板作为一个高速应用

工作一年,整理下手头做过的东西,分享出来,希望能帮到大家. 嵌入式方面,主要集中在Xilinx家的器件上,ZYNQ居多.Linux相关的就不贴了,网上的资料太多,xilinx-wiki上资料都是比较全的.bare-metal裸机版本在功耗上有一定优势,在较低时钟速率运行时,整板功耗控制在2W以内完全没有问题. 这里贴的都是网上没有现成的,我自己写的或者修改过的东西. 1.AXI总线Master Controller:Zynq的PL侧访问PS侧DDR3,协议为AXI3.0. https://git

面试时间:2017年8月17日 面试时长:约1小时 面试形式:面对面 面试公司:杭州某初创公司,致力于开发VR相关产品 面试职位:FPGA工程师(实习) 面试官:公司现任FPGA开发工程师,双控硕士毕业后约3年工作经验,有某研究所数字IC前端经验 面试问题: *从学校来公司大约多长时间? 我骑单车过来的,大约十分钟,很近的 *简短自我介绍? 我叫***,正在**大学**系读研一,九月份马上升研二 *研一学过哪几门课,系统辨识与滤波的大作业做的是什么内容? 研一一年大约学过八门课,分别是线性系统理

原文地址: http://blog.chinaaet.com/luhui/p/5100052903 大家好,又到了学习时间了,学习使人快乐.今天我们来简单的聊一聊以太网,以太网在FPGA学习中属于比较高级的内容了,有些同学肯定会感觉以太网学习起来非常不容易.其实,我可以告诉大家,前期学习的基础打扎实了,后期的学习也没那么难.总之就是说难没那么难,说容易也不是那么容易.那么,言归正传,下面让我们一起来聊一聊以太网的学习.        说起以太网,大家可能就会想到百兆以太网.千兆以太网以及万兆以太

做fpga也有四年时间了,该有个总结.刚开始那会,学习东西都是死记硬背,去面试也是直接带着答案去了. 时间久了,才懂得设计一些基本思路. 1. 设计输入: verilog代码和原理图.画原理图都是懒得做visio架构图的.一般来说设计fpga开始都要有个系统设计架构图.设计原理图也有缺陷,每个软件不能通用,关键每次版本升级以后,原理图容易出问题. 写verilog的代码,比较累,写连接线,最烦就是怕重复定义,怕位数不对.关键设计初期,要学会总体规划,模块分配. 2.功能仿真 功能仿真用model

一.网口通信设计分类 通过上面其他章节的介绍,网口千兆通信,可以使用TCP或者UDP协议,可以外挂PHY片或者不挂PHY片,总结下来就有下面几种方式完成通信: 图8‑17基于FPGA的网口通信实例设计分类 说明: 1.外挂PHY也可以实现光通信,这里为了和不外挂PHY进行区分,所以就不进行演示: 2.这里的TCP协议都不是用硬件语言实现的,因为本人觉得,利用FPGA进行通信的主要目的就是进行高速传输,TCP协议的复杂程度通过上面分析大家应该会了解,单纯论代码量来说就应该是UDP协议的几倍,如果你

实验三 按键key 实验内容 在FPGA的实验中,经常涉及到按键的使用,按键是必不可少的人机交互的器件之一,在这些实验中,有时将按键的键值读取显示到数码管.LCD或者是通过串口传送到PC的串口助手上进行显示.本实验采用以往未曾采用过的方式,将按键的键值读取后通过硬件在环传送到simulink上进行显示,由此来学习如何将FPGA采集到的数据通过硬件在环传送到simulink. 本实验的主要原理是,FPGA对按键信号进行消抖.采样,然后将对应按键的键值通过硬件在环传送到simulink中,并通过si

实验二LED 实验内容 在实验一的基础上,将simulink产生的测试信号输出到FPGA开发板上的LED灯进行显示,这里要在生成的硬件模型上进行修改,将传送到FPGA的信号输出到8个LED灯上,并且对信号进行分配引脚. 创建模型 在Matlab的指令窗口输入以下指令,hdlsetuptoolpath('ToolName','Altera Quartus II','ToolPath','C:\altera\11.0\quartus\bin\quartus.exe(修改为软件安装的路径)'). Si

Fanout即扇出,模块直接调用的下级模块的个数,如果这个数值过大的话,在FPGA直接表现为net delay较大,不利于时序收敛.因此,在写代码时应尽量避免高扇出的情况.但是,在某些特殊情况下,受到整体结构设计的需要或者无法修改代码的限制,则需要通过其它优化手段解决高扇出带来的问题.以下就介绍三个这样的方法: 首先来看下面这个实例,如图1所示为转置型FIR滤波器中的关键路径时序报告,在DSP in FPGA的FIR专题中有介绍转置型结构FIR滤波器输入数据的扇出较大,在图1中所示为11,因此n

扇入.扇出系数 扇入系数是指门电路允许的输入端数目.一般门电路的扇入系数为1—5,最多不超过8.扇出系数是指一个门的输出端所驱动同类型门的个数,或称负载能力.一般门电路的扇出系数为8,驱动器的扇出系数可达25.扇出系数体现了门电路的负载能力. 灌电流.拉电流 当逻辑门输出端是低电平时,灌入逻辑门的电流称为灌电流,灌电流越大,输出端的低电平就越高.当逻辑门输出端是高电平时,逻辑门输出端的电流是从逻辑门中流出,这个电流称为拉电流.简单的理解就是逻辑门的输入(灌电流)和输出电流(拉电流). 上.下拉电

很多FPGA工程师都会遇到timing的问题,如何让FPGA跑到更快的处理频率是永久话题.决定FPGA的timing关键是什么?如何才能跑到更快的频率呢? A. 第一步需要了解FPGA的timing路径: 图1.时序模型 在任何设计中最普通的时序路径有以下4种: 1 输入端口到内部时序单元路径: 2 从时序单元到时序单元之间的内部路径: 3 从内部时序单元到输出端口之间的路径: 4 输入端口到输出端口之间的路径: B.第二步需要能够读懂FPGA的timing报告,从而找到影响timing的问题:

首先是看到FPGA在配置的时候有三种不同的电VCCINT .VCCIO VCCA,于是就查了下有什么不同: FPGA一般会有许多引脚,那它们都有什么用呢? VCCINT为施加于 FPGA 内核逻辑的电压,典型的电压为1.2 V.1.5 V.1.8 V.2.5 V和3V,电流可达12A(?) 专用引脚和用户引脚 FPGA引脚分为两类:专用引脚和用户自定义引脚 专用引脚大概占FPGA引脚数的20%~30%,也就是说其硬件编码都是为了实现专用功能而编写的. 而专用引脚又分为以下3个子类: 电源引脚:接

实验一 测试 实验内容 在simulink创建测试模块,通过测试模块产生信号,再传送到FPGA,FPGA读出后再将信号无处理传送回simulink进行显示.由此来测试整个硬件在环的功能是否正常,并且熟悉整个基础开发流程. 创建模型 创建开发板的信息 在Matlab的指令窗口输入以下指令,hdlsetuptoolpath('ToolName','Altera Quartus II','ToolPath','C:\altera\11.0\quartus\bin\quartus.exe(修改为软件安装

FPGA与simulink联合实时环路系列—开篇 作为网络上第一个开源此技术,笔者迫不及待地想将此技术分享出来,希望大家多多支持.笔者从2011年接触FPGA以来,从各个方面使用FPGA,无论是控制.图像视频.IC前端验证.仿真测试,各个部分都有所触及,2015年第一次接触到FPGA与matlab的硬件在环实时仿真,就对感受到技术的强大,虽然这里面还有很到的问题,但是作为最强大的仿真验证工具Matlab与最强大的可编程器件的结合,做仿真测试很方便的,可直接通过matlab产生测试信号或者通过ma

基于FPGA的飞机的小游戏 实验原理 该实验主要分为4个模块,采用至上而下的设计方法进行设计.由50M的晶振电路提供时钟源,VGA显示控制模块.图形显示控制模块.移动模块的时钟为25M,由时钟分频电路产生获得.时钟分频模块采用PLL进行设计,由50M时钟进行2分频获得25M时钟. 移动模块,控制我方飞机和敌方飞机.子弹的移动,移动的速度可以通过时钟的频率进行控制,操作我方飞机的移动和子弹的发射由外部按键进行控制,控制的方式有发射子弹.左移.右移. 图像显示控制模块,用于控制我方飞机.敌方飞机.子

FPGA芯片内部硬件介绍 FPGA(Filed programmable gate device):现场可编程逻辑器件 FPGA基于查找表加触发器的结构,采用SRAM工艺,也有采用flash或者反熔丝工艺:主要应用高速.高密度大的数字电路设计. FPGA由可编程输入/输出单元.基本可编程逻辑单元.嵌入式块RAM.丰富的布线资源(时钟/长线/短线).底层嵌入功能单元.内嵌专用的硬核等组成: 目前市场上应用比较广泛的FPGA芯片主要来自Altera与Xilinx.另外还有其它厂家的一些低端芯片(Ac

这些年学过的FPGA 最近看了老罗的鄙视链是怎样炼成的,联想到FPGA.从2011年底开始接触FPGA到现在已经快接近4个年头了,这四年见证了Altera-FPGA的发展,使用的cyclone系列的芯片也从cyclone到现在cycloneV,从单纯逻辑门,到集成DSP模块,再到现在的集成ARM,工艺技术也从最初的90nm发展到现在的28nm,最小的可以达到14nm(这么高级的芯片目前还没有用过),设计软件也从当初的Quartus II 9.0-- Quartus II 11.0-- Quart

最近在调试LATTICE  FPGA 做的视频板子,颇不顺利,所以记录下来作为以后的参考: 1.FPGA的IO口不是所有的都是双向的,有些有特殊作用的是单向的. 在查阅 LatticeECP3-17EAPinout.CSV 之后, 发现在LEF3-17EA-FN484C中,有以下几个管脚是单向的: C4  G7  G6     : jtag 管脚 C14  C15  B15   B16  :编程管脚 K1   L5   L1   K6   N17  M18   :PLL的反馈(fb)管脚 AB2

同志们,根据ALTERA官方FAE(现场应用工程师)的强烈建议,请注意不要随意带电插拔你的JTAG下载接口,否则会损坏FPGA芯片的JTAG口信号管脚.现象:在排除了下载线的问题后,还是不能访问FPGA的JTAG口,那么很有可能你的FPGA芯片的JTAG口已经损坏.此时请用万用表检查TCK,TMS,TDO和Tdi是否和GND短路,如果任何一个信号对地短路则表示JTAG信号管脚已经损坏.原因分析:我们经常为了方便,随意插拔JTAG下载口,在多数情况下不会发生任何问题.仍然有很小的概率因为热插拔而产