现代集成电路的制造工艺越来越先进,但是在生产过程中的制造缺陷也越来越难以控制,甚至一颗小小的PM2.5就可能导致芯片报废,为了能有效的检测出生产中出现的废片,需要用到扫描链测试(scan chain),由此产生了可测性设计即 DFT flow. DFT 第一步是做 scan chain,首先将电路中的普通 DFF 换成 scan DFF: scan DFF 是在原DFF 的输入端增加了一个 MUX,于是多了几个 pin :scan_in,scan_enable,scan_out 换完之后将所有的

定义: 将具有相同接口的责任类串行在一起,解耦请求的发送者和处理者.沿着这条链进行请求,直到有对象处理它为止. 结构图: Handler:抽象处理类,定义了所有责任类处理方法的接口,不同的处理方法在子类中实现.同时持有一个其后续责任类的引用(successor),如果该请求能够被处理,则处理返回:如果不能被处理则转发给后续责任类进行处理. ConcreteHandler:具体处理类,实现了具体处理请求的业务方法.首先应当判断是否具体处理该类的权限,如果有则进行处理,如果没有则转发给继任者. 注意

Debug and trace functions are integrated into the ARM Cortex-M4. Serial wire debug and trace functions are supported in addition to a standard JTAG debug and parallel trace functions. The ARM Cortex-M4 is configured to support up to eight breakpoints

16.4 纯与不纯的职责链模式 职责链模式可分为纯的职责链模式和不纯的职责链模式两种:        (1) 纯的职责链模式 一个纯的职责链模式要求一个具体处理者对象只能在两个行为中选择一个:要么承担全部责任,要么将责任推给下家,不允许出现某一个具体处理者对象在承担了一部分或全部责任后又将责任向下传递的情况.而且在纯的职责链模式中,要求一个请求必须被某一个处理者对象所接收,不能出现某个请求未被任何一个处理者对象处理的情况.在前面的采购单审批实例中应用的是纯的职责链模式.        (2)不纯

在scan stitch之后,scan synthesis就已经完成, Scan extraction主要用来从scan design中extracing所有的instance,来保证scan chain的完整性. 并保证所有的design change都整合到scan design. Scan Verificaiton 1)在shift operate中的hold time violation,如果两个scan cell是同时钟,需要由CTS来保证clock skew有一个 minimum的值

一个典型的scan实现的flow: clock mux和一些rst,在Scan中都被bypass掉,是不能测到的.所以DFT的test coverage一般就在97%或98%. scan design rule checking and repair: 可以在presynthesis RTL design或者postsynthesis gate-level design上进行, 经过scan repair之后的design,称为testable design. scan synthsis是将一个

scan cell有两种不同的input: 1)data input:由电路的combinational logic驱动: 2)scan input:由另一个scan cell驱动,从而形成scan chain: 在normal/capture mode下,data input来驱动output: 在shift mode下,scan input来驱动output: 几种scan_cell:muxed-D scan,clockd-scan,level-sensitive scan design(L

Testability用来表征一个manufactured design的quality. 将testability放在ASIC前端来做,成为DFT(Design For Test),用可控(controllable)可观(observable)来表征. DFT的实现的两个大方向:ad hoc和structure. 1)ad hoc:利用良好的设计习惯,来保证testability.减少无关逻辑,异步逻辑,增加可控可查点. 2)structured:更加系统,自动的方法.包括三个方法: scan

INTEST scan指的是对IP 内部的scan cell的扫描测试,针对IP内部的flip-flop进行shift/capture的操作.和INTEST SCAN 对应的就是EXTEST SCAN, 顾名思义,所指的也就是IP之间的glue logic的SCAN CELL的测试.这部分SCAN CELL 包括了IP之间的flip-flop以及IP的input的第一级flip-flop,这主要是因为IP的第一级flip-flop在做INTEST测试时只能用于shift data,并不能进行ca

intest scan的一些基本知识.INTEST scan指的是对IP 内部的scan cell的扫描测试,针对IP内部的flip-flop进行shift/capture的操作.和INTEST SCAN 对应的就是EXTEST SCAN, 顾名思义,所指的也就是IP之间的glue logic的SCAN CELL 的测试.这部分SCAN CELL 包括了IP之间的flip-flop以及IP的input的第一级flip-flop,这主要是因为,IP的第一级flip-flop再做INTEST测试的时

在很大规模的IC设计中,往往会有一些各种各样的bug出现,不论是在前期design的过程,还是在post silicon流片回来chip的flaw,都会导致chip的功能的失败,时钟频率无法达到期望频率.所以,在超大规模集成电路的设计中,DFT就是一门非常重要的方法学,在消费者手中,往往不知道他们的存在,但是在IC工程师眼中,DFT往往会是一个救命的稻草,让我们在芯片出问题的时候,可以知道从哪下手,找到bug的根源.在DFT中,有几种功能,是常常需要用到的.1. JTAG/1149.1 :几乎所

keys * 这个命令千万别在生产环境乱用.特别是数据庞大的情况下.因为Keys会引发Redis锁,并且增加Redis的CPU占用.很多公司的运维都是禁止了这个命令的 当需要扫描key,匹配出自己需要的key时,可以使用 scan 命令 scan操作的Helper实现 import java.io.IOException; import java.nio.charset.StandardCharsets; import java.util.ArrayList; import java.util.

scan和keys的区别 redis的keys命令,通来在用来删除相关的key时使用,但这个命令有一个弊端,在redis拥有数百万及以上的keys的时候,会执行的比较慢,更为致命的是,这个命令会阻塞redis多路复用的io主线程,如果这个线程阻塞,在此执行之间其他的发送向redis服务端的命令,都会阻塞,从而引发一系列级联反应,导致瞬间响应卡顿,从而引发超时等问题,所以应该在生产环境禁止用使用keys和类似的命令smembers,这种时间复杂度为O(N),且会阻塞主线程的命令,是非常危险的. k

针对lower power的验证,由cpf/upf来建模,包括: 1)power gating的功能模型(在power gate之后将output force为x) 2)isolation功能模型: 3)save和restore的功能模型: 4)power gating/retention/reset的sequence功能模型: Power Gating对DFT设计的要求: 1)test power switching network的行为正确: 2)test shutdown,isolatio

https://www.jianshu.com/p/f7a2bcaefb2e SCAN技术,也就是ATPG技术-- 测试std-logic, 主要实现工具是: 产生ATPG使用Mentor的 TestKompress和synopsys TetraMAX: 插入scan chain主要使用synopsys 的DFT compiler. 通常,我们所说的DCSCAN就是normal scan test 即慢速测试,测试频率是10M-30M AC SCAN 也就是at-speed scan 即实速测试

1. Boundary Scan A:Boundary scan 顾名思义,是附加在芯片I/O 周边的扫描测试链,它通过专门的测试端口(TAP)访问.在测试模式下,边界扫描链会接管功能逻辑,对I/O进行灵活访问.边界扫描链的结构,测试端口,以及其控制器(TAP Controller),被IEEE定为标准协议(IEEE  1149),  也称做JTAG.   边界扫描链最早应用于印刷电路板上芯片间的互联测试, 后来也广泛应用于生产测试中对芯片管脚的测试. MBIST Memory内建自测试: A:

EDT:Embedded Deterministic Test. 包括的逻辑:Decompressor和Compactor Masking logic Addictional shift cycle(initialization, masking, lower-power bits) Lockup cells和pipeline stages 在ATPG部分可以做的compression 1)Standard techniques Static compression-----------移除一些

JTAG是JOINT TEST ACTION GROUP的简称,JTAG的两个标准IEEE 1149.1(2001)和IEEE 1149.7(2009). JTAG中主要包含两部分内容:TAP(TEST ACCESS PORT)和BOUNDARY-SCAN ARCHITECTURE. 边界扫描的基本思想是:在靠近芯片输入输出引脚处,增加一个移位寄存器单元,称为边界扫描寄存器(Boundary-Scan Register cell) 在芯片处在debug模式下时,这些边界扫描寄存器可以将芯片和外围

一般现在多用的都是offline BIST的架构,可以分为4大类: 1)those assume no special structure to the circuit under test; 2)those that make use of scan chains in the circuit under test; 3)those that configure scan chains for test pattern generation and output reponse analysi

DFT设计的主要目的是为了将defect-free的芯片交给客户. 产品质量,通常使用Parts Per million(PPM)来衡量. 但是随着IC从SSI到VLSI的发展,在test上花销的时间越来越多,test的quality却很难提高,这使得DFT的engineer不断的发展着DFT的技术. DFT engineer面对的第一个问题是设计内部的状态的可测试性问题.在1970-1980年间,提出了ad hoc等可测试性设计的方法. 可以提高一个design的可测试性,但是对于sequen