zynq axi CDMA例程

[原创]Zynq AXI-CDMA的使用

Xilinx 提供了3种DMA AXI-DMA AXI-CDMA AXI-VDMA 使用CDMA能够满足项目需求(MM-MM),DS文档介绍如下: The Xilinx LogiCORE™ IP AXI Central Direct Memory Access (CDMA) core is a soft Xilinx Intellectual Property (IP) core for use with the Vivado® Design Suite. The AXI CDMA provid

ZYNQ笔记（7）：AXI从口自定义IP封装

使用 AXI_Lite 从口实现寄存器列表的读写,并且自己封装为一个自定义 IP,以便以后使用.本次记录的是 M_AXI_GP0 接口,此接口是 ARM 作为主机,FPGA 作为从机,配置 FPGA 的寄存器或者 RAM. 一.ZYNQ AXI 总线拓扑结构图黄色部分即为 FPGA 部分. 二.新建 AXI_Lite 寄存器列表 1..点击主页上方菜单 Tools --- Create adn psckage IP ,点击Next 2.选择第四项,Next 3.选择 IP 名称和存放的路径,N

Xilinx DMA的几种方式与架构

DMA是direct memory access,在FPGA系统中,常用的几种DMA需求: 1. 在PL内部无PS(CPU这里统一称为PS)持续干预搬移数据,常见的接口形态为AXIS与AXI,AXI与AXI: 2. 从PL与PS之间搬移数据,对于ZYNQ就比较好理解,属于单个芯片内部接口,对于PCIe等其它接口,会稍微复杂一些,属于多个芯片之间的接口: 探索DMA 方式的目的: 1. 了解芯片内部数据搬移的方法,DMA的常用接口.实现方式: 2. 了解芯片之间的数据搬移方法,DMA常用接口.实现

Learn ZYNC (2)

AXI HP接口的DMA+GIC编程(参照博客) 参照文档:UG873,博客文档参考设计代码文件:ug873源码我的Vivado+SDK工程文件打包(60+M) 我的DMA驱动程序(已完成) Vivado 接线图: 地址分配: AXI-CDMA IP核,是由PL完成的将数据从内存的一个位置搬移到另一个位置,无需CPU来插手. AXI CDMA 从机接口连接到PS 通用主机接口M_AXI_GP1.用于PS 来配置AXI 寄存器用于数据传输和状态检测. AXI CDMA 主机接口连接到PS 高性

一步一步学ZedBoard & Zynq(四)：基于AXI Lite 总线的从设备IP设计

本帖最后由 xinxincaijq 于 2013-1-9 10:27 编辑一步一步学ZedBoard & Zynq(四):基于AXI Lite 总线的从设备IP设计转自博客:http://www.eeboard.com/bbs/thread-6206-1-1.html 本小节通过使用XPS中的定制IP向导(ipwiz),为已经存在的ARM PS 系统添加用户自定IP(Custom IP ),了解AXI Lite IP基本结构,并掌握AXI Lite IP的定制方法,为后续编写复杂AXI IP

利用ZYNQ SOC快速打开算法验证通路（6）——利用AXI总线实时配置sysGen子系统

利用ZYNQ验证算法的一大优势在于,可以在上位机发送指令借助CPU的控制能力和C语言易开发特点,实时配置算法模块的工作模式.参数等对来对其算法模块性能进行全面的评估.最重要的是无需重新综合硬件模块. 接着上篇该系列博文,在sysGen中设计模块功能为:根据模式选择输入,来完成乘2或除2两种运算,0乘1除. 测试激励选用From Workspace模块,从MATLAB工作空间导入数据.利用MALTAB脚本可以非常容易地生成任意数据集,极大体现了sysGen开发的优势. 设计完成调用xilinx w

[原创]基于Zynq PS与PL之间寄存器映射 Standalone & Linux 例程

基于Zynq PS与PL之间寄存器映射 Standalone & Linux 例程待添加完善中

利用ZYNQ SOC快速打开算法验证通路（4）——AXI DMA使用解析及环路测试

一.AXI DMA介绍本篇博文讲述AXI DMA的一些使用总结,硬件IP子系统搭建与SDK C代码封装参考米联客ZYNQ教程.若想让ZYNQ的PS与PL两部分高速数据传输,需要利用PS的HP(高性能)接口通过AXI_DMA完成数据搬移,这正符合PG021 AXI DMA v7.1 LogiCORE IP Product Guide中介绍的AXI DMA的应用场景:The AXI DMA provides high-speed data movement between system memor

[原创]基于Zynq AXI-Bram Standalone & Linux 例程

基于Zynq AXI-Bram Standalone & Linux 例程待添加完善中

[原创]基于Zynq AXI-GPIO Standalone & Linux 例程

基于Zynq AXI-GPIO Standalone & Linux 例程待添加完善中

zynq里面的AXI总线（2017-1-11）

在ZYNQ中有支持三种AXI总线,拥有三种AXI接口,当然用的都是AXI协议.其中三种AXI总线分别为: AXI4:(For high-performance memory-mapped requirements.)主要面向高性能地址映射通信的需求,是面向地址映射的接口,允许最大256轮的数据突发传输: AXI4-Lite:(For simple, low-throughput memory-mapped communication )是一个轻量级的地址映射单次传输接口,占用很少的逻辑单元.

ZYNQ. Interrupt(2)SPI.AXI TIMER

Shared Peripheral Interrupts (SPI) SPI 可以接收来自PL的中断,这里使用PL模块 AXI Timer 的中断模式,并连接到CPU. AXI TIMER 定时器,内部有两个完全相同的TIMER模块. 特性: 在手册里可以找到详细的参数和寄存器信息. 硬件系统需要zynq核和一个AXI Timer,PL的clock可以在zynq核内部设置. 软件部分这里会使用到xilinx提供的函数库中断 xscugic.h 定时器 xtmrctr.h 因为使

ZYNQ自定义AXI总线IP应用——PWM实现呼吸灯效果

一.前言在实时性要求较高的场合中,CPU软件执行的方式显然不能满足需求,这时需要硬件逻辑实现部分功能.要想使自定义IP核被CPU访问,就必须带有总线接口.ZYNQ采用AXI BUS实现PS和PL之间的数据交互.本文以PWM为例设计了自定义AXI总线IP,来演示如何灵活运用ARM+FPGA的架构. 功能定义:在上一篇ZYNQ入门实例博文讲解的系统中添加自定义IP核,其输出驱动LED等实现呼吸灯效果.并且软件通过配置寄存器方式对其进行使能.打开/关闭配置以及选择占空比变化步长.另外,可以按键操作完

原创zynq文章整理（MiZ702教程+例程）

MiZ702教程+例程网盘链接: http://pan.baidu.com/s/1sj23yxv 不时会跟新版本,增加勘误之类的,请关注--

ZYNQ block design警告：[BD 41-968] AXI interface port /axi_lite4 is not associated to any clock port. It may not work correctly.

前言在Block design中引出AXI接口给外部,检查设计告警如下: [BD 41-968] AXI interface port /axi_lite4 is not associated to any clock port. It may not work correctly. Please update ASSOCIATED_BUSIF parameter of a clock port to include this interface port. 在块设计中,时钟.复位.bus是分

巴特西