①仿真精度越高,仿真效率月底. 仿真时采用`timescale 1ns/1ns比采用1ns/100ps的仿真效率高 simulation was two billion ns. ②clock generation coding tips (from<A BFM Simulation Strategy for Verilog>) ②减少层次结构 在设计中层次结构越少,仿真速度越快,这是因为参数在module中通过端口传递会消耗仿真器的时间 ③进程越少,仿真效率越高 代码中出现的进程越少,仿真越快

意义:一劳永逸,不用每次对那些包含Quartus II生成文件的工程进行功能仿真时,都需要重新编译一堆东西.节约时间成本. 版本:ModelSim SE 6.5d 打开Modelsim软件,默认会打开最近一次的仿真工程(除非第1次安装);不过无论哪种情况皆不影响后续的步骤; ----------------------------------------------------------------------------------------------step 1. create new

这两天做综合后仿真,发现FPGA器件库又不会加了,无奈上网找方法.说起来不好意思,很早就接触Modelsim这个仿真软件了,可是没有好好琢磨.把这两天找的方法贴出来,再加上自己的理解,以后忘了可以上博客翻翻,也适合新手看.(这个办法是quartusII综合完后启动Modelsim仿真综合后的网表,要是quartusII里直接启动Modelsim需不需要加库不清楚,我没试过) -----------------------------------转载分割线---------------------

在进行HDL的仿真测试时,除了用较为直观的波形仿真图像以外,通过编写测试文件testbench进行仿真并将仿真结果保存在对应的文件,显得尤为重要.文件的操作主要用到读和写两种操作. 1. 读操作 读操作用到的语句是:$readmemb()或$readmemh(). 以$readmemb()为例,它的调用为 $readmemb("file_name",memory) file_name:可以是.txt..doc等格式的文件,但必须遵守ROM的规范,即其内容形式必须    如下: @00 

调用altera IP核的仿真流程—下 编译 在 WorkSpace 窗口的 counter_tst.v上点击右键,如果选择Compile selected 则编译选中的文件,Compile All是编译所有文件,这里选择 Compile->Compile All,如下图所示: 在脚本窗口中将出现一行绿色字体 # Compile of altera_mf.v was successful. # Compile of counter.v was successful. # Compile of r

调用altera IP核的仿真流程—上 在学习本节内容之后,请详细阅读<基于modelsim-SE的简单仿真流程>,因为本节是基于<基于modelsim-SE的简单仿真流程>的基础上进行设计的,关于设计仿真流程的过程所涉及到的重复内容将不再详述,将会一笔带过,如果深入学习了<基于modelsim-SE的简单仿真流程>这一小节,则下面的内容将会非常的简单. 编写RTL功能代码 本小节通过调用altera的ROM宏功能模块,FPGA的ROM模块主要用于存储数据,可以在上电的

浅谈用ModelSim+Synplify+Quartus来实现Altera FPGA的仿真 工作内容: Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件,它能提供友好的仿真环境,是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器.它采用直接优化的编译技术.Tcl/Tk技术.和单一内核仿真技术,编译仿真速度快,编译的代码与平台无关,便于保护IP核,个性化的图形界面和用户接口,为用户加快调错提供强有力的手段,是FPGA/ASIC设计的首选仿真软件. Synplify.S

前言 se版本默认没有ip之类的库支持,如果你用到了pll之类的ip,仿真前就得把库编译好. 流程 本例用的是altera的verilog库. 1.首先在modelsim安装目录下新建altera文件夹,编译的库将存放在此.把D:\workfile\Quartus\quartus\eda\sim_lib文件夹下你需要的库文件拿出来放入altera文件夹下: 在altera文件夹下新建文件夹: altera_mf_ver:编译altera_mf.v altera_ver:编译altera_prim

在生成的IP核文件夹下,有一个testbench文件夹,里面包含了一个example测试激励和DDR2仿真模型. 如下 20 -rw-r--r-- 1 Administrator 197121 17128 9月 8 15:41 alt_ddr2_ip_example_top_tb.v 20 -rw-r--r-- 1 Administrator 197121 17128 9月 8 15:41 alt_ddr2_ip_example_top_tb.v.tmp 28 -rw-r--r-- 1 Admi

前言 se版本默认没有ip之类的库支持,如果你用到了pll之类的ip,仿真前就得把库编译好. 版本:Modelsim10.4se 流程 readme:实现有版本两个,任选.理论都是一样的,把v文件编译到Modelsim库中.第一个版本采用多个文件夹(库)的方式,第二个版本采用单个文件夹(把所有你需要的库编译到这个文件夹中),除非你分别挂载库,版本1比较合适,像我这种懒人,全部挂载库比较方便拉. 1.版本一: 本例用的是altera的verilog库(cycloneⅣE器件库). 1.首先在mod

Modelsim SE 仿真 ALTERA FPGA IP 最近,有几个朋友问过我是不是有新版本的Modelsim altera,其原因是 Qii 升级为新版本的,但是没配套的modelsim,没办法仿真程序中的IP,但是我还一直坚守modelsim SE6.5,现在简单讲下如何用SE版本的仿真IP步骤,其实方法还是很多种,但是感觉下面这方法还是一次工作长期受益的.希望能给遇到这个问题的朋友一点帮助. 其实主要就是编译一次ALTERA的ip文件,然后仿真的时候把库加载进来就OK了. 打开mode

如果我们直接用Modelsim SE仿真 Altera IP核,首先会进入Quartus II目录下找到IP核对应的仿真库源文件,然后在Modelsim SE中进行编译,添加到Modelsim SE的仿真库中,在仿真对Altera IP核进行仿真时,然后选择对应的仿真库,才可以正常进行仿真.   然而,有时候我们在PC上会安装多个版本的Quartus II软件,此时我们一定要注意,定制IP核的Quartus II 版本一定要和IP核仿真库文件的Quartus II版本保持一致,我之前就是忽略了这

对于比较高级的ip核,altera一般都会提供仿真案例,网上有关于这个IP核的各种仿真方法,但都比较繁琐,前几日,朋友跟我分享了一个比较快速高效的仿真方法,这个方法也是他摸索折腾了一段时间才总结出来的,在此,也谢谢他这种毫无保留的分享奉献精神,估计此套方法可以针对Altera的大多数复杂ip核仿真. 新建工程,生成ip核的步骤我就省略了,直接进入ip核调用仿真部分. 在生成的工程里找到“testbench”文件夹,里面有一个README.txt,打开按照里面的步骤操作即可. 根据上面的步骤,首先

1. 在QuartusII中生成rom的初始化文件,可以是hex,也可以是mif.MIF文件的格式很简单明了,所以我一向都是用MIF. 2.下载convert_hex2ver.dll文件,convert_hex2ver.dll就是把hex文件转换成ModelSim 能认出来的ver文件的动态链接库文件.新版本的QuartusII中已经不带此文件了.需要在网上找一份.(老版本 的软件里带了此文件(路径:quartusXX/eda/mentor/modelsim/),应当可以用.) 3.将conve

EDA Tools: 1.Quartus II 13.1(64-bit) 2.Modelsim SE-64 10.1c Time: 2016.05.05 ----------------------------------------------------------------------------------- 经常看到有人在纠结PLL仿真事项,由于自己也从未试过.特作试验. 一.PLL设置: ---------------------------------------- input

添加altera 库 实例: 把建立lpm_mux IP时生成的.v文件lpm_mux_ip.v和编写的测试脚本文件放在一起,在modelsim中建立工程,把下面两个文件添加到工程中 直接compile ->simulation会报错 但在simulation library中添加上自己编译添加的lpm库后,就可以了 附录: 简单的测试脚本: module lpm_mux_ip_tb; reg [7:0] dataa ; reg [7:0] datab ; reg clock; wire[15:

(1)单口RAM 1.无读使能rden信号的ModelSim功能仿真: 在不使用读使能rden信号的情况下,单口RAM仿真结果表明: 1.写使能wren为高时,写数据操作有效: 2.写使能wren为低时,读数据操作有效: 3.写有效(高)时,输出端q输出为刚写入的数据: 4.一般选择输出寄存一拍. 2.有读使能rden信号的ModelSim功能仿真: 在使用读使能rden信号的情况下,单口RAM仿真结果表明: 1.读使能rdren为高时,读数据操作有效: 2.写有效(高)时,读使能信号为低,则输

基于modelsim-SE的专业进阶仿真流程 通过<基于modelsim-SE的简单仿真流程>和<调用altera IP核的仿真流程>是否感受到仿真流程中的繁琐步骤,特别是在modelsim创建工程之后的步骤:编译.添加仿真信号.开始仿真.这三个步骤涉及到一大堆的鼠标操作,涉及到一大堆的窗口操作,由于RTL仿真过程是一个反复迭代的过程,同时要求覆盖到100%的功能测试,由此也要覆盖到所有状态机和条件判断的所有情况,由此,RTL的功能仿真功能需要不断的修改RTL代码,每次修改RTL代

EDA Tools: 1.Vivado 2015.1(64-bit) 2.Modelsim SE-64 10.1c Time: 2016.05.26 ----------------------------------------------------------------------------------- 喜欢使用Modelsim工具独立进行代码的仿真.也不是Vivado自带的不好(至少目前的小代码没啥影响) 只是在一个vivado工程进行仿真时,添加文件的功能没用太明白,好烦! --

在ModelSim中进行仿真需要加入Quartus提供的仿真库,原因是下面三个方面:    ·Quartus不支持Testbench:    ·调用了megafunction或者lpm库之类的Altera的函数:    ·时序仿真要在Modelsim下做仿真.    下面以Altera器件为例,介绍如何在ModelSim中加入Altera的仿真库,Quartus II软件中自带有Altera的仿真库,只要把它拿到ModelSim中去编译一下就可以了,具体步骤如下:1.设置仿真库路径    打开M

面向OPENCL的ALTERA SDK 使用面向开放计算语言 (OpenCL™) 的 Altera® SDK,用户可以抽象出传统的硬件 FPGA 开发流程,采用更快.更高层面的软件开发流程.在基于 x86 的主机上迅速完成 OpenCL 加速器代码仿真,获得详细的优化报告,包括专门的算法流水线相关信息,缩短编译时间,直至得到满意的内核代码结果.利用预先编写的最优 OpenCL 或者 RTL 功能,从主程序调用它们,或者直接从您的 OpenCL 内核调用它们. 什么是 OpenCL? OpenCL