ICC_workshop的最后一个实验了.在这次的实验中,由于我使用ICC的版本与workshop的lab不是同一个版本,因此在后面的实验过程不是很顺利,主要是在LVS的过程中,最后的LVS没有通过.但是还是在这里说一下流程吧,在这个实验中,主要完成下面的事情: ·DRC和LVS检查 ·进行连线扩展和加宽连线来减少关键面积 ·使用二极管修复天线违规 ·使用填充单元填充核心中未填满的位置 ·进行冗余通孔插入(冗余通孔的插入是可选的) ·填充金属以满足金属密度要求 ·生成GDSII数据 首先需要准备

前面学习了进行低功耗的目的个功耗的构成,今天就来分享一下功耗的分析.由于是面向数字IC前端设计的学习,所以这里的功耗分析是基于DC中的power compiler工具:更精确的功耗分析可以采用PT,关于PT的功耗分析可以查阅其他资料,这里不涉及使用PT的进行功耗分析. (1)功耗分析与流程概述 上一个小节中讲解了功耗的构成,并且结合工艺库进行简要地介绍了功耗的计算.但是实际上,我们根本不可能人工地计算实际的大规模集成电路的功耗,我们往往借助EDA工具帮我们分析电路的功耗.这里我们就介绍一下EDA

一.工具的使用 工欲善其事,必先利其器.我们做IC设计的需要掌握的工具:仿真(vcs.modelsim),综合工具(dc.QS.ISE),时序分析(pt.其他的).以及后端的一些工具,比如astro.可以看到,这个synopsys公司一套工具都全了.那么,很多大学也许没有这一套的工具(记得当年的candence的软件居然没办法自动综合版图).那么,如果你进公司一年的时间就为了学习这些工具的使用,而其他的跟你一起进去的人都会使用了,那么也许你学会的时候,别人已经做完一个项目了,等你有实力做项目的时

前期接口设计用的是Vivado18.3+Modelsim10.6,逻辑综合及版图生成的环境是Ubuntu16,逻辑综合用的工具Design Compiler,生成版图用的工具是Encounter. 下面是关于我做的CameraLink接口的ASIC逻辑综合和版图设计流程,重点介绍了逻辑综合过程: (1)CameraLink接口实现 (2)功能仿真 (3)逻辑综合 (4)布局布线及版图生成 (5)后仿真 1.CameraLink接口实现 1.1.接口设计 Camera Link接口标准是数字相机和

本文属于原创手打(有参考文献),如果有错,欢迎留言更正:此外,转载请标明出处 http://www.cnblogs.com/IClearner/  ,作者:IC_learner 主要内容有: ·启动环境的概述 ·路径变量的定义与解释 ·库的指定与解释 (1)启动环境配置简述 我们按照前面的基本流程使用DC进行设置,但是这里主要使用的是脚本,因此不能一条一条命令进行演示其效果.在启动DC之前,首先要配置DC的启动环境,也就是那些库的设定.配置DC的启动环境主要是.synopsys_dc.setup

本文如果有错,欢迎留言更正:此外,转载请标明出处 http://www.cnblogs.com/IClearner/  ,作者:IC_learner 概述 前面也讲了一些综合后的需要进行的一些工作,这里就集中讲一下DC完成综合了,产生了一些文件,我们就要查看它生成的网表和信息,下面就来介绍DC综合完成之后要进行哪些工作: 也就是说,DC一般完成综合后,主要生成.ddc..def..v和.sdc格式的文件(当然还有各种报告和log) .sdc文件:标准延时约束文件: 里面都是一些约束,用来给后端的

1. RISC-V和其他开放架构有何不同 如果仅从"免费"或"开放"这两点来评判,RISC-V架构并不是第一个做到免费或开放的处理器架构. 在开始之前,我们先通过论述几个具有代表性的开放架构,来分析RISC-V架构的不同之处以及为什么其他开放架构没能取得足够的成功. 平民英雄--OpenRISC OpenRISC是OpenCores组织提供的基于GPL协议的开放源代码RISC处理器. OpenRISC具有以下特点: 采用免费开放的32/64位 RISC架构. 用Ve

1.1 什么是DC?DC(Design Compiler)是Synopsys公司的logical synthesis工具,它根据design description和design constraints自动综合出一个优化了的门级电路.它可以接受多种输入格式,如HDL.Schematics.Netlist等,并能生成多种性能 report,在reducing design time的同时提高了设计的性能.1.2 DC能接受多少种输入格式?支持 .db..v..vhd..edif..vgh..lib

滤波器在2017年IC前端的笔试中,出现频率十分的高.不论今后是否会涉及,还是要记住一些会比较好.接下来就将从这四个方面来讲解,FIR数字滤波器的工作原理(算法)与verilog实现. ·什么是FIR数字滤波器 ·FIR数字滤波器与IIR数字滤波器的对比 ·从sobel算法.高斯滤波算法着手,讲解FIR滤波器算法 ·FIR数字滤波器的几种verilog代码实现 一.什么是FIR数字滤波器 FIR滤波器的全称是Finite Impulse Respond Filter.中文全称是有限脉冲响应滤波器

https://www.cnblogs.com/IClearner/p/6898463.html SAIF--RTL BACK分析法 RTL backward SAIF文件是通过对RTL代码进行仿真得到的,当设计很大的时候,门级仿真时间就会很长,这时候就可以使用这种方法进行分析.使用这种方法进行分析功耗的速度比较快,但是进度不够门级仿真SAIF文件的高. ①RTL forward SAIF文件 RTL forward SAIF文件是记录RTL设计中综合不变物体的开关行为文件,可以简单地理解:RT

台积电5nm光刻技术 在IEEE IEDM会议上,台积电发表了一篇论文,概述了其5nm工艺的初步成果.对于目前使用N7或N7P工艺的客户来说,下一步将会采用此工艺,因为这两种工艺共享了一些设计规则.新的5nm制程使用了台积电的第五代FinFET技术,在7纳米基础上提供一个完整的工艺节点,并使用EUV极紫外光刻技术扩展到10多个光刻层,与7纳米相比减少了生产总步骤. 关键数字 如果只是来了解关键数字的,那答案就在这里.台积电表示,5nm EUV工艺使得晶体管密度增加到大致1.84倍,能效提升15%

文章目录 1. risv 相关背景 1.1 arm 授权费 1.2 riscv 发展历史 1.3 riscv 风险 2. 指令集 2.1 可配置的通用寄存器组 2.2 规整的指令编码 2.3 简洁的存储器访问指令 2.4 高效的分支跳转指令 2.5 简洁的子程序调用 2.6 无条件码执行 2.7 无分支延迟槽 2.8 无零开销硬件循环 2.9 简洁的运算指令 2.10 优雅的压缩指令子集 2.11 特权模式 2.12 CSR寄存器 2.13 中断和异常 2.14 矢量指令子集 2.15 自定制指

1.perl脚本 open IN, "<", "data.txt" or die "The file does not exist!"; ; # 文本总的行数 while(<IN>){ chomp; #print("$_\n"); push(@line_array,$_); # 将文本所有行存入数组 if(/^ALU/){ push(@ALU_index,$line); # 记录ALU所在行 } if(/^R

在项目设计初期,基于硬件电源模块的设计考虑,对FPGA设计中的功耗估计是必不可少的. 笔者经历过一个项目,整个系统的功耗达到了100w,而单片FPGA的功耗估计得到为20w左右, 有点过高了,功耗过高则会造成发热量增大,温度高最常见的问题就是系统重启,另外对FPGA内部的时序也不利, 导致可靠性下降.其它硬件电路的功耗是固定的,只有FPGA的功耗有优化的余地, 因此硬件团队则极力要求笔者所在的FPGA团队尽量多做些低功耗设计.笔者项目经历尚浅, 还是第一次正视功耗这码事儿,由于项目时间比较紧,而

2015浙江财经大学ACM有奖周赛(一) 题解报告 命题:丽丽&&黑鸡 这是命题者原话. 题目涉及的知识面比较广泛,有深度优先搜索.广度优先搜索.数学题.几何题.贪心算法.枚举.二进制等等... 有些题目还需要大家对程序的效率做出优化..大一的小宝宝可能有一些吃不消..当成是一种体验就好了. 题解目录: ZUFE OJ 2307: 最长连续不下降子串 ZUFE OJ 2308: Lucky Number ZUFE OJ 2309: 小明爱吃面 ZUFE OJ 2310: 小明爱消除 ZUF

本文属于原创手打(有参考文献),如果有错,欢迎留言更正:此外,转载请标明出处 http://www.cnblogs.com/IClearner/  ,作者:IC_learner 本文的主要内容是讲解(约束针对的是逻辑综合下的约束,而实战部分则是在DC的拓扑模式下进行): ·环境属性的约束 ·设计规则的约束 ·面积的约束 ·实战(部分)环境属性的约束 1.工作环境属性约束 输入/输出端口及其驱动属性是设计规格的一部分,工作环境的约束,是对这个规格约束的一部分. 工作环境约束一方面是设置DC的工作环

List of Available Reports Assigned Function Report Lists all assigned functions, sorted by function designator. 翻译:列出所有分配的功能,按元件的功能排序. Bill of Material Report Lists all components in the design, sorted by reference designator. 翻译:按参考编号排序,列出所有的原件. 常用报

      C++课程设计报告             学院:计算机学院 班级:计科141班 姓名:刘建伟 学号:201400814125 指导老师:王璐 C++课程设计实验报告 学号:201400814125    班级:计科141    姓名:刘建伟   一.课程设计目的及要求 1.设计目的   计算机专业所开设的C++课程设计是教学实践环节中一项重要内容,进行此课程设计的旨在: 1．提高和加强学生的计算机应用与软件开发能力,使学生由初学者向专业的程序员过渡. 2．培养学生独立分析问题.解决

在项目设计初期,基于硬件电源模块的设计考虑,对FPGA设计中的功耗估计是必不可少的.笔者经历过一个项目,整个系统的功耗达到了100w,而单片FPGA的功耗估计得到为20w左右,有点过高了,功耗过高则会造成发热量增大,温度高最常见的问题就是系统重启,另外对FPGA内部的时序也不利,导致可靠性下降.其它硬件电路的功耗是固定的,只有FPGA的功耗有优化的余地,因此硬件团队则极力要求笔者所在的FPGA团队尽量多做些低功耗设计.笔者项目经历尚浅,还是第一次正视功耗这码事儿,由于项目时间比较紧,而且xili

随着Esri研发中心的ArcGIS earth 1.0 beta版本的全新发布,声势浩大,很多人为之好奇静待观摩其阵容.抽出五分钟体验,良心用户,必得出炉一份体验报告了. -----------------欢迎来访,拒绝转载------------------ 一:你和谁真的很像 随着easy的顺流而下的安装完毕,你会看到一个美美的地球滚入你眼帘,对,没错你没有看错,它就是你朝思暮想的ArcGIS earth,在哪里,在哪里见过你~~~ 二:功能体验 1.数据加载:提供了三种加载数据的方式,如下