转自http://ninghechuan.com 异步FIFO有两个异步时钟,一个端口写入数据,一个端口读出数据.通常被用于数据的跨时钟域的传输. 同步FIFO的设计.一个时钟控制一个计数器,计数器增加(只写不读),计数器减少(只读不写),计数器保持(不写不读).计数器为0时,FIFO空,计数器为你定义的最大值,FIFO为满.貌似较容易设计. 很遗憾的是,异步FIFO并不能用这样的思想,因为异步FIFO有两个时钟,并没有办法控制一个计数器读写操作.只能分开读写计数器,通过比较读写指针的值来判断空

(转)Verilog数组表示及初始化 这里的内存模型指的是内存的行为模型.Verilog中提供了两维数组来帮助我们建立内存的行为模型.具体来说,就是可以将内存宣称为一个reg类型的数组,这个数组中的任何一个单元都可以通过一个下标去访问.这样的数组的定义方式如下: reg [wordsize : 0] array_name [0 : arraysize]; 例如: reg [7:0] my_memory [0:255]; 其中 [7:0] 是内存的宽度,而[0:255]则是内存的深度(也就是有多少

verilog 支持定义数组参数,这样工程很大时,例化模块时可以使代码更简洁:详见实例 module dma_controller #( parameter integer C0_MAX_MIG_BL[3:0] = {2048,2048,2048,2048}, parameter integer C0_APP_DATA_WIDTH[3:0] = {64,64,64,64} , parameter integer C0_DMA_WR_DATA_WIDTH[3:0] = {16,16,16,16}

一.模块框图及基本思路 tx_module:串口发送的核心模块,详细介绍请参照前面的“基于Verilog的串口发送实验” fifo2tx_module:当fifo不为空时,读取fifo中的数据并使能发送 tx_fifo:深度为1024,8位宽度fifo tx_interface:前面几个模块的组合 tx_interface_control:不断向tx_fifo中写入递增的8位数据(8’d0-8’hff) tx_interface_top:顶层模块 二.软件部分 tx_bps_module: )(

这里的内存模型指的是内存的行为模型.Verilog中提供了两维数组来帮助我们建立内存的行为模型.具体来说,就是可以将内存宣称为一个reg类型的数组,这个数组中的任何一个单元都可以通过一个下标去访问.这样的数组的定义方式如下: reg [wordsize : 0] array_name [0 : arraysize]; 例如: reg [7:0] my_memory [0:255]; 其中 [7:0] 是内存的宽度,而[0:255]则是内存的深度(也就是有多少存储单元),其中宽度为8位,深度为25

涉及到数据通信的软件开发,不能回避的一点是,设计一个实用高效率的数据缓冲区,例如fifo.今天在做项目时候,需要缓存CAN总线上的数据,然后再需要的时候读这些数据.下边给出我自己设计的,采用循环数组实现的FIFO,未经过严格的测试,请您斟酌.需要指出的是,fifo的数组深度是256,采用的数组下标是unchar类型,当下标在0xff加1,到达数组末端时,刚好unchar类型的下标溢出为0,这样免去了手动修改下标.先看代码: #pragma once #include <string.h> #i

一.模块框图及基本思路 rx_module:串口接收的核心模块,详细介绍请见“基于Verilog的串口接收实验” rx2fifo_module:rx_module与rx_fifo之间的控制模块,其功能是不断接收并将数据写入rx_fifo rx_interface:串口接收接口封装,也就是前两个模块的组合 rx_interface_control:串口接收接口控制模块,每隔1s读取一次串口rx_fifo,并将数据的低四位用Led显示出来 rx_interface_top:串口接收接口顶层模块 二.

一.模块框图及基本思路 fifo_ip:ISE生成的IP fifo_control:在fifo未满情况下不断写入递增的四位数,每隔1s读出一个数据驱动Led显示 fifo_top:前两个模块的组合 二.软件部分 fifo_control: module fifo_control( clk,rst, Data_Out, din,wr_en,full, dout,rd_en,empty ); input clk,rst; :] Data_Out; :] din; //相对fifo来说是输入 :] d

FIFO,First In First Out ,是一种先进先出的数据缓存器. 没有外部读写地址线,只能顺序写入数据,顺序的读出数据, 其数据地址由内部读写指针自动加1完成. 不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址. FIFO一般用于不同时钟域之间的数据传输,根据工作的时钟域,分为同步FIFO和异步FIFO. 同步FIFO是指读时钟和写时钟为同一个时钟.在时钟沿来临时同时发生读写操作. 异步FIFO是指读写时钟不一致,读写时钟是互相独立的. 同步FIFO `timescal

可直接编译运行,其中status()方法效果如图: #include <iostream> using std::cout; template<typename T> class Queue { public: Queue():m_size(),MAXN(maxn),m_front(),m_rear(){head=new T[maxn];} int size()const{return m_size;} ?false:true;} T front()const{return m_s

 一.分析 由于是异步FIFO的设计,读写时钟不一样,在产生读空信号和写满信号时,会涉及到跨时钟域的问题,如何解决? 跨时钟域的问题:由于读指针是属于读时钟域的,写指针是属于写时钟域的,而异步FIFO的读写时钟域不同,是异步的,要是将读时钟域的读指针与写时钟域的写指针不做任何处理直接比较肯定是错误的,因此我们需要进行同步处理以后仔进行比较 解决方法:加两级寄存器同步 + 格雷码(目的都是消除亚稳态)   1.使用异步信号进行使用的时候,好的设计都会对异步信号进行同步处理,同步一般采用多级D触发器

1. 简单动画 1> UIImageView GIF 动画 GIF图的原理是:获取图片,存储在图片数组中,按照图片数组的顺序将图片以一定的速度播放 UIImageView *showGifimageView = [[UIImageView alloc] initWithFrame:CGRectMake(, , , )]; [self.view addSubview:showGifimageView]; // 创建一个存储图片的数组 NSMutableArray *saveImageArray =

前面两篇讲解了线程池中线程创建后的运行情况,其中有一系列的策略来保证线程正常运行.但是我们知道线程池是可以设置容量的,而且这容量的设置也是至关重要的,如果容量设置的太小,那么将会影响系统的运行效率,如果设置的过大,也可能造成无止尽的线程堆积,最终造成系统内存溢出.对于此,线程池也提供了一些设置来防止这些现象.下面我们将会介绍. 线程初始化 当我们创建线程池后,如果没有新任务进来的话,默认是没有线程的,提交任务后线程池才会创建新的线程.如果你想创建线程池时就初始化corePoolSize数量的线程

转载地址:http://blog.csdn.net/yangbutao/article/details/8479520 1.java 高并发包所采用的几个机制(CAS,volatile,抽象队列同步) CAS(乐观操作),jdk5以前采用synchronized,对共享区域进行同步操作,synchronized是重的操作,在高并发情况下,会引起线程频繁切换:而CAS是一种乐观锁机制,compare and swap,不加锁,而是假设没有冲突去完成,若有冲突会重试(非阻塞).compare&swa

前言:所谓动画,即应用界面上展示的各种过渡效果,不过其实没有动画并不影响我们产品的功能实现 一.动画 1.动画可以达到的效果 传达状态 提高用户对直接操作的感知 帮助用户可视化操作的结果 2.使用动画应该注意 谨慎添加动画,尤其是在那些不能提供沉浸式用户体验(让人专注在当前由设计者营造的情境下感到愉悦和满足暂时忘记真实世界的情境)的App中.如果App主要关注一些严肃的任务或者生产性任务,那么动画就显得多余了,还会无端打乱App的使用流程,降低应用的性能,让用户从当前的任务中分心. 开发者的自定

一.Java基础 1.Java面向对象的三个特征与含义 三大特征是:封装.继承和多态. 封装是指将某事物的属性和行为包装到对象中,这个对象只对外公布需要公开的属性和行为,而这个公布也是可以有选择性的公布给其它对象.在Java中能使用private.protected.public三种修饰符或不用(即默认defalut)对外部对象访问该对象的属性和行为进行限制. 继承是子对象可以继承父对象的属性和行为,亦即父对象拥有的属性和行为,其子对象也就拥有了这些属性和行为.这非常类似大自然中的物种遗传. 多

转自http://ninghechuan.com 你要的FPGA&数字前端笔面试题来了 FPGA&ASIC基本开发流程 题目:简述ASIC设计流程,并列举出各部分用到的工具. 勘误:Calibre是Mentor公司的 ASIC开发基本流程 芯片架构,考虑芯片定义.工艺.封装 RTL设计,使用Verilog.System Verilog.VHDL进行描述 功能仿真,理想情况下的仿真 验证,UVM验证方法学.FPGA原型验证 综合,逻辑综合,将描述的RTL代码映射到基本逻辑单元门.触发器上 D

S03_CH02_AXI_DMA PL发送数据到PS 1.1概述 本课程的设计原理分析. 本课程循序渐进,承接<S03_CH01_AXI_DMA_LOOP 环路测试>这一课程,在DATA FIFO端加入FPGA代码,通过verilog 代码对FIFO写.其他硬件构架和<S03_CH01_AXI_DMA_LOOP 环路测试>一样. <S03_CH01_AXI_DMA_LOOP 环路测试>课程中,详解讲解了工程步骤的创建,本章开始,一些简单的操作步骤将会省去. 1.2系统构

转载请标明出处 数组.结构体和联合体 1. 结构体(struct) 1.1. 结构体声明 结构体默认是变量,也可以声明为线网 var struct { // 通过var进行结构体变量声明 logic [31:0] a, b; logic [ 7:0] opcode;} Instruction_Word_var; wire struct { //结构体线网声明,定义为线网类型时,结构体的所有成员必须都是四态类型的 logic [31:0] a, b; logic [ 7:0] opcode;} I

Java中的线程池 几乎所有需要异步或并发执行任务的程序都可以使用线程池,开发过程中合理使用线程池能够带来以下三个好处: 降低资源消耗 提高响应速度 提高线程的可管理性 1. 线程池的实现原理 当我们提交一个新任务到线程池时,线程池的处理流程如下: 其中,任何创建新线程的操作都需要获取全局锁. ThreadPoolExecutor采取上述步骤的设计思路,是为了在执行execute()方法时,尽可能地避免获取全局锁.在ThreadPoolExecutor完成预热后,几乎所有的execute()方法