quartus软件分配管脚的方法有两种,一是选择菜单“assignments->pins”进入管脚分配视图手动分配:第二种方法是利用tcl脚本文件自动分配.这里我来介绍第二种方法. 1.生成tcl文件,按图例顺序操作 其中Tcl Script File name 是文件路径 2 找到"set_location_assignment"字段编辑管脚. 第一次配制时,没有set_location_assignment语句,自已在set_global_assignment语句下一行添加即

前言 vivado中采用TCL脚本语言来作为其命令解释语言.除去可以普通的图形界面流程还可以使用tcl脚本创建工程并导入相关源文件.   流程 1.首先还是要打开vivado图形主界面. 2.在某路径下放置好tcl脚本文件. 然后source 路径下的tcl文件即可.   tcl脚本文件内容解析:创建一个工程并添加v文件以及xdc约束文件 #creat the project;add the v file; #set home_dir; set home_dir E:/kingstacker/p

本文转自:自己的微信公众号<数字集成电路设计及EDA教程> 里面主要讲解数字IC前端.后端.DFT.低功耗设计以及验证等相关知识,并且讲解了其中用到的各种EDA工具的教程. 考虑到微信公众平台上面发布的很多推文百度搜索不到,所以以后的推文也会在这里进行转载. 图: 黑洞:卡冈都亚 <28nm工艺下,自动生成管脚排列文件,给设计加PAD,并在PAD上面打Label的流程(含Tcl脚本)> 在后端设计中编写管脚排列文件(.tdf文件)是一个非常繁琐的过程,其实只要SPEC写好,完全可以

本文转自:自己的微信公众号<数字集成电路设计及EDA教程> 里面主要讲解数字IC前端.后端.DFT.低功耗设计以及验证等相关知识,并且讲解了其中用到的各种EDA工具的教程. 考虑到微信公众平台上面发布的很多推文百度搜索不到,所以以后的推文也会在这里进行转载. 图:  ICC中用Tcl脚本给版图中的Port/Terminal加Label的方法 在输出GDSII文件之前,为了方便后边导入Virtuoso用Calibre做LVS,最好给整个设计的输入输出端口打上Label,如果设计是模块级别的,没有

package require ::quartus::project set_location_assignment PIN_E1 -to clk set_location_assignment PIN_A11 -to data[] set_location_assignment PIN_A12 -to data[] 范例: # # Clock / Reset # set_location_assignment PIN_J15 -to rst_n_pad_i set_instance_assig

今天做一个数字转换的测试,发现一个比较怪异的错误: 这样子不能直接处理字符串了. 在编译器中进行处理: 发现除了8和9,其他的字符前面有0的话都可以! 所以需要对数字小于10的数进行屏蔽,或者对09 和 08 进行特殊处理,否则会引发异常. 跟因暂时不做分析了...

方法一:Import Assignments步骤1: 使用记事本或类似软件新建一个txt文件(或csv文件),按如下格式编写管脚分配内容(不同的开发版,其内容也不同,本文以我使用的DIY_DE2开发板为范例).[这种方式格式最为简单] 注意:To和Location两个关键字中间有一个半角逗号.    图1 pin.txt 步骤2: 在QII软件中,选择“Assignments -> Import Assignments”.如图所示,导入xxx.txt或者xxx.csv文件即可 图2 导入pin.

一.摘要 将Quartus II中FPGA管脚的分配及保存方法做一个汇总. 二.管脚分配方法 FPGA 的管脚分配,除了在QII软件中,选择“Assignments ->Pin”标签(或者点击按钮) ,打开Pin Planner,分配管脚外,还有以下2种方法. 方法一:Import Assignments 步骤1: 使用记事本或类似软件新建一个txt文件(或csv文件),按如下格式编写管脚分配内容(不同的开发版,其内容也不同,本文以我使用的DIY_DE2开发板为范例).[这种方式格式最为简单]

FPGA管脚分配文件保存方法 使用别人的工程时,有时找不到他的管脚文件,但可以把他已经绑定好的管脚保存下来,输出到文件里. 方法一: 查看引脚绑定情况,quartus -> assignment -> Pins,打开FPGA引脚界面,在这个界面的菜单中可以保存引脚文件为csv格式(表格形式)和tcl格式. 步骤:File -> Export… -> 选择保存名字和保存格式. 方法二: 直接输出管脚配置,assignmengt -> Export assignmengt,可以保

Verilog 常见错误汇总 1.Found clock-sensitive change during active clock edge at time <time> on register "<name>" 原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化.而时钟敏感信号是不能在时钟边沿变化的.其后果为导致结果不正确. 措施:编辑vector source file 2.Verilog HD

技巧1:“新”技能 hierarchies警告寻找 在编译之后,警告中“hierarchies”这个单词大家估计都很熟悉了,一看到这个警告,基本上就是例化时出现的问题.一般例化时,要是哪个连线没引出,没接上,或者是位宽不匹配就会出这个警告.而我们一般就会定位到例化文件,或者是观察RTL视图去寻找,但是工程一大可不是那么好找的啊! Warning: 1 hierarchies have connectivity warnings - see the Connectivity Checks repo

一.摘要 将Quartus II中FPGA管脚的分配及保存方法做一个汇总. 二.管脚分配方法 FPGA 的管脚分配,除了在QII软件中,选择"Assignments ->Pin"标签(或者点击按钮) ,打开Pin Planner,分配管脚外,还有以下2种方法. 方法一:Import Assignments 步骤1: 使用记事本或类似软件新建一个txt文件(或csv文件),按如下格式编写管脚分配内容(不同的开发版,其内容也不同,本文以我使用的DIY_DE2开发板为范例).[这种方式

UIWebView 在实际应用中加载文件的时候,有两种情况, 1. 实行在线预览 , 2. 下载到本地,再查看 如果是第一种情况: NSURL *url = [NSURL URLWithString:_url]; NSURLRequest *request = [[NSURLRequest alloc] initWithURL:url]; [self.webView loadRequest:request]; 直接加载路径就可以了 如果是第二种情况 NSData *data = [[NSData

Tcl是一个比较简洁的脚本语言,官方地址 http://www.tcl.tk. tcl脚本加载C实现的动态库非常方便. 1. 为Tcl编写一个用C实现的扩展函数. #include <stdio.h> #include <stdlib.h> #include <string.h> #include <tcl.h> extern "C" { // extern for C++. int Myimpltcl_Init(Tcl_Interp *

Quartus II 9.0版本的时候软件还有自带的仿真工具,现在安装的是11.0以上版本,才发现 Quartus II 11.0以上取消了软件自带的波形仿真工具,因此需要波形仿真就要调用专业的仿真工具Modelsim. 刚开始几天非常不习惯使用Modelsim,总觉得各种麻烦和不习惯,一度有想换回9.0版本的冲动,但是想想技术总是往前发展的,既然Quartus 取消了自带的仿真,而使用专业的仿真工具Modelsim总是有其自己的道理,所以还是决定学习新技术.经过几天的学习加练习,总算是熟练了一

1.Found clock-sensitive change during active clock edge at time <time> on register "<name>"原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化.而时钟敏感信号是不能在时钟边沿变化的.其后果为导致结果不正确.措施:编辑vector source file 2.Verilog HDL assignment warn

>直接引用工具自带的库文件 通过指令: .1查看能直接调用的库文件路径 #可以查到工具默认库文件路径,一般包括回显中的路径以及回显中路径的父路径. info library #D:/Script.NET/V2/Interps/Tcl/Lib/tcl8. 1.2.在上一步的路径下找找没有自己需要的库,通过指令: package require xxx 引用,一般直接写tcl文件名即可,如果不对,查看pkgIndex.tcl里package ifneeded 后边的名称. >引用别人的库文件或者添

OpenCascade Tcl vs. ACIS Scheme eryar@163.com 摘要Abstract:本文通过OpenCascade的Tcl/Tk和ACIS的Scheme的对比来说明脚本语言在程序中的重要作用.及通过在Tcl中实现自定义的命令来理解Draw Test Harness的实现,在此基础上更有利于对OpenCascade的理解,其中Draw Test Harness一些命令的实现可以做为程序实现的参考. 关键字Key Words:OpenCascade, Tcl/Tk, A

Create New Commands in Tcl eryar@163.com 摘要Abstract:Tcl/Tk脚本可以很容易实现用户自定义的命令,方便的创建图形化的用户界面GUI,所以Tcl和Tk的应用领域几乎覆盖了图形和工程应用的全部范围,包括计算机辅助设计.软件开发.测试.仪器控制.科学可视化及多媒体方面.本文主要详解如何在C程序中使用Tcl来创建自定义的命令,并理解OpenCascade的Draw Test Harness的实现. 关键字Key Words:OpenCascade,

Tuxedo是Oracle的一个商业中间件,一般用于通信. 如下是一个简单的调用tuxedo的so动态库实现,编译后,tcl脚本可以加载并调用这个so库实现对tuxedo的调用. 1. 代码例子,保存文件为tuxedotcl.cc #include <stdio.h> #include <tcl.h> #include <stdlib.h> #include <unistd.h> #include <fcntl.h> #include <c