采集时间 采集时间是从释放保持状态(由采样-保持输入电路执行)到采样电容电压稳定至新输入值的1 LSB范围之内所需要的时间.采集时间(Tacq)的公式如下: 混叠 根据采样定理,超过奈奎斯特频率的输入信号频率为“混叠”频率.也就是说,这些频率被“折叠”或复制到奈奎斯特频率附近的其它频谱位置.为防止混叠,必须对所有有害信号进行足够的衰减,使得ADC不对其进行数字化.欠采样时,混叠可作为一种有利条件. 孔径延迟 ADC中的孔径延迟(tAD)是从时钟信号的采样沿(下图中为时钟信号的上升沿)到发生采样时

时钟---锁相环 1.       Xilinx DCM 数字时钟管理模块(Digital Clock Manager,DCM)是基于Xilinx的其他系列器件所采用的数字延迟锁相环(DLL,Delay Locked Loop)模块.在时钟的管理与控制方面,DCM与DLL相比,功能更强大,使用更灵活.DCM的功能包括消除时钟的延时.频率的合成.时钟相位的调整等系统方面的需求.DCM的主要优点在于:①实现零时钟偏移(Skew),消除时钟分配延迟,并实现时钟闭环控制:②时钟可以映射到PCB上用于同步

1.Abstract     做这个是受朋友之邀,用在控制电机转动的方面.他刚好在一家好的单位实习,手头工作比较多,无暇分身,所以找我帮忙做个模型.要求很明晰,PWM的频率在0~1KHz范围内,占空比0~99%范围内,二者均可调.抄下指标以后,回到实验室,细细分析以后,决定用MCU来实现一下,毕竟只分析,无实际结果也不是一个好的交代. 2.Content   2.1 理论分析     归根结底来说,是一个时序逻辑,即PWM输出波形是随着时间的推移而变化.用时序图的方式解释更明晰些. FIG2.1

第12章      示波器设计—DAC信号发生器的实现 本章节为大家讲解二代示波器中信号发生器的实现.这个功能还是比较实用的,方便为二代示波器提供测试信号.实现了正弦波,方波和三角波的频率,幅度以及占空比设置. 12.1   DAC的输出阻抗和使能缓冲问题 12.2   DAC驱动实现 12.3   信号发生器配置界面设计 12.4   信号发生器波形显示效果 12.5   总结 12.1  DAC的输出阻抗和使能缓冲问题 我们这里把F429的输出阻抗和使能缓冲问题放在最前面说. 使能了多缓冲后

最近在使用Xilinx FPGA验证项目,使用DCM将50M晶振分频得到20M时钟.但是下载代码到板子上验证,发现板子完全不工作. 然后 测量时钟,发现根本就没有20M时钟.查找资料,以及跟以前项目对比,DCM的使用没有错误. 项目中DCM的使用如下: DCM u_dcm_20m( .CLKIN (clk50m), .CLKFX  (clk20m), .RST (rst_n  ), .LOCKED  (locked ) ); defparam u_dcm_20m.CLKFX_DIVIDE = 5

1.LSB,Least Significant Bit LSB是指最低位一个bit的权值,比喻ADC是一把尺子,那LSB则是它的最小刻度.LSB=Vfs/(2^N),Vfs为full scale voltage,N为ADC的分辨率(Resolution). 2.Offset Error Offset Error通常又被叫做Zero-Scale Error.简单理解,对于ADC,输入的Analog信号,只有抵消(或叠加)Offset Error,才能正常进行AD转换:而对于DAC,输出的Analo

上午想要用Timer10做相对精确的延时功能,但是用示波器发现实际延时数值总是只有一半,百思不得其解.仔细查阅各处资料结合实际研究后对stm32f407的14个定时器的时钟做一个总结: 下面来源: http://www.openedv.com/thread-68387-1-2.html 从时钟树中我们可以得知(时钟树的图片可以直接参考6楼,感谢6楼xkwy补上的图):(1)高级定时器timer1, timer8以及通用定时器timer9, timer10, timer11的时钟来源是APB2总线

我造轮子,你造车,创客一起造起来!塔克创新资讯[塔克社区 www.xtark.cn ][塔克博客 www.cnblogs.com/xtark/ ]      本文介绍X-CTR100控制器 DAC接口输出功能,X-CTR100具有一路1位DAC输出接口,可以输出0~3.3V电压,用于需要电压控制的设备. 原理 DAC 为数字/模拟转换模块,故名思议,它的作用就是把输入的数字编码,转换成对应的模拟电压输出,它的功能与ADC 相反.在常见的数字信号系统中,大部分传感器信 号被化成电压信号,而ADC

输入捕获模式可以用来测量脉冲宽度或者测量频率.STM32 的定时器,除了 TIM6 和 TIM7,其他定时器都有输入捕获功能.STM32 的输入捕获,简单地说就是通过检测 TIMx_CHx 上的边沿信号,在边沿信号发生跳变(比如上升沿/下降沿)的时候,将当前定时器的值(TIMx_CNT)存放到对应的通道的捕获/比较寄存器(TIMx_CCRx)中. 1. 相关寄存器介绍 1) 捕获/比较模式寄存器 (TIMx_CCMRx) 当在输入捕获模式下使用的时候,对应上图的第二行描述,从图中可以看出,TIM

作为一个比较“事儿多”的五笔用户,在使用过几乎所有的主流输入工具后,我最终选择了定制性非常高(同时也比较难以上手)的Rime.刚开始是在Windows下使用小狼毫0.9.30版,这个工具在上屏速度.热键定制还有诸多功能设定方面,都令我非常满意.但是唯一美中不足的是,要使用自动造词功能,就必须开启用户词典,而开启之后,就会出现词序无法固定的问题.举个例子,新世纪五笔中的“去.支.云”三个字为重码项,而rime对于重码项的排序并不是按照常规的词频排序,开始一直以为是程序中存在bug,但后来发现是作者

1.通用定时器输入捕获功能简介 通用定时器的输入捕获模式可以用来测量脉冲宽度或者测量频率. STM32的每个通用定时器都有4个输入捕获的通道,分别是TIMx_CH1.TIMx_CH2.TIMx_CH3.TIMx_CH4. STM32通过检测通道上的边沿信号,在边沿信号发生变化时(上升沿或下降沿变化),将当前定时器计数器的值(寄存器TIMx_CNT的值)存放到对应通道的捕获/比较寄存器TIMx_CCRx里面,通过记录两次边沿信号的时间,来计算脉冲宽度或频率. 2.通用定时器输入捕获详解 通用定时器

我之前用过的CPLD有Altera公司的MAX和MAX-II系列,主要有两个优点:1.程序存储在片上Flash,上电即行,保密性高.2.CPLD器件规模小,成本和功耗低,时序不收敛情况也不容易出现.缺点也很明显:1.没有片上RAM,无法对数据进行高速暂存和处理:2.没有PLL,使用一个以上的高频时钟非常不方便:3.没有小封装产品,MAX-II最小的EPM240也是LQFP100封装.近年来,随着Altera被Intel收购,对MAX-II的支持力度不断降低,当前EPM240的价格也达到了百元左右

计数器的工作原理是这样的:它有一个输入频率,在PC上是1193180HZ.在每一个时钟周期(CLK cycle),计数器值会减1,当减到0时,就会触发一个输出.由于计数器是16位的,所以最大值是65535,因此,默认的时钟中断的发生频率就是1193180/65536约等于18.2HZ. 我们可以通过编程来控制8253.因为如果改变计数器的计数值,那么中断产生的时间间隔也就相应改变了. 比如,如果想让系统每10ms产生一次中断,也就是让输出频率为100HZ,那么需要为计数器赋值为1193180/1

1.1 U-Boot工作过程 U-Boot启动内核的过程可以分为两个阶段,两个阶段的功能如下: (1)第一阶段的功能 Ø 硬件设备初始化 Ø 加载U-Boot第二阶段代码到RAM空间 Ø 设置好栈 Ø 跳转到第二阶段代码入口 (2)第二阶段的功能 Ø 初始化本阶段使用的硬件设备 Ø 检测系统内存映射 Ø 将内核从Flash读取到RAM中 Ø 为内核设置启动参数 Ø 调用内核 1.1.1 U-Boot启动第一阶段代码分析 第一阶段对应的文件是cpu/arm920t/start.S和board/sa

一.特性参数 1.180 MHz时钟速率参考时钟具有6倍倍乘器.芯片具有高性能10位DAC和高速滞后比较器 2.+2.7 V至+5.25 V单电源工作 3.正常输出工作频率范围为 0-72MHz ; 4.具有6倍频,所以只要30MHz的时钟供给即可. 二.功能管脚图 三.管脚说明 管脚名称 功能 D0–D7 8位数据输入. 数据端口,用于装载32位的频率控制字和8位相位控制字. D7为最高位,D0=最低位 D7, 25引脚, 也作为40位控制字串行输入引脚 PGND 6倍参考时钟倍乘器地 PVc

参考: 1)<USER'S MANUAL-S3C6410X>第三章 SYSTEM CONTROLLER 2)u-boot/board/samsumg/smdk6410/lowlevel_init.S 1. PLL与CLK的关系: 详细关系图见用户手册122页Figure 3-2 The block diagram of clock generator. 三种PLL:APLL,MPLL,EPLL 四种CLK:ACLK,HCLK,PCLK 1)APLL产生ACLK,,ACLK为CPU提供时钟: 2

(一)一个基本概念 分贝(dB):按照对数定义的一个幅度单位.对于电压值,dB以20log(VA/VB)给出:对于功率值,以10log(PA/PB)给出.dBc是相对于一个载波信号的dB值:dBm是相对于1mW的dB值.对于dBm而言,规格中的负载电阻必须是已知的(如:1mW提供给50Ω),以确定等效的电压或电流值. (二)静态指标定义 1.量化误差(Quantization Error) 量化误差是基本误差,用简单3bit ADC来说明.输入电压被数字化,以8个离散电平来划分,分别由代码000

74HC595是硅结构的CMOS器件, 兼容低电压TTL电路,遵守JEDEC标准. 74HC595是具有8位移位寄存器和一个存储器,三态输出功能. 移位寄存器和存储器是分别的时钟. 数据在SHcp(移位寄存器时钟输入)的上升沿输入到移位寄存器中,在STcp(存储器时钟输入)的上升沿输入到存储寄存器中去.如果两个时钟连在一起,则移位寄存器总是比存储寄存器早一个脉冲. 移位寄存器有一个串行移位输入(Ds),和一个串行输出(Q7'),和一个异步的低电平复位,存储寄存器有一个并行8位的,具备三态的总线输

U-Boot启动过程完全分析 1.1       U-Boot工作过程 U-Boot启动内核的过程可以分为两个阶段,两个阶段的功能如下: (1)第一阶段的功能 硬件设备初始化 加载U-Boot第二阶段代码到RAM空间 设置好栈 跳转到第二阶段代码入口 (2)第二阶段的功能 初始化本阶段使用的硬件设备 检测系统内存映射 将内核从Flash读取到RAM中 为内核设置启动参数 调用内核 1.1.1             U-Boot启动第一阶段代码分析 第一阶段对应的文件是cpu/arm920t/s

本套教程主要面对FPGA初学者,本次DIY活动不仅让初学者掌握FPGA硬件电路设计以及焊接方面的知识,更重要的是让初学者学习硬件描述语言 (VerilogHDL)描述数字电路,以及Quartus II.Modelsim等工具的使用,学会怎么用CPLD/FPGA做设计,掌握FPGA的学习方法,少走弯路,轻松迈进CPLD/FPGA设计开发的大门. 下面,我们来看一下蜂鸣器篇的第一个实验:让蜂鸣器发出救护车鸣笛的声音 首先我们看一下开发环境 我们硬件开发环境采用的是CycloeIV系列EP4CE6开发