set_false_path的用法 非功能性路径,因为两个多路选择器被相同的选择信号驱动? 上电复位信号 set_false两个异步时钟域的路径 在两个时钟域之间,设置set_false_path,应该是互相设置为set_false,即2条语句 另外一种需要set_false的情况,异步双端口RAM,读和写的时钟为异步时钟.

Testability用来表征一个manufactured design的quality. 将testability放在ASIC前端来做,成为DFT(Design For Test),用可控(controllable)可观(observable)来表征. DFT的实现的两个大方向:ad hoc和structure. 1)ad hoc:利用良好的设计习惯,来保证testability.减少无关逻辑,异步逻辑,增加可控可查点. 2)structured:更加系统,自动的方法.包括三个方法: scan

Tcl comand Tcl Commands all_clocks all_inputs all_outputs all_registers create_clock create_generated_clock derive_clocks get_cells get_clocks get_nets get_pins get_ports remove_clock_groups remove_clock_latency remove_clock_uncertainty remove_disabl

EDT:Embedded Deterministic Test. 包括的逻辑:Decompressor和Compactor Masking logic Addictional shift cycle(initialization, masking, lower-power bits) Lockup cells和pipeline stages 在ATPG部分可以做的compression 1)Standard techniques Static compression-----------移除一些

内部时钟的定义: create_generated_clock,通过-source,-edges,-divide_by,-multiply_by来执行clock沿. create_generated_clock -name DIVIDE -source [get_ports SYSCLK] -divide_by 2 [get_pins FF1/Q] -source来指定参考时钟,以它的rising edge来进行后续的edge操作. 最后的get_pins,指定generated clock的定

Timing path:从register clock/input port开始,经过一些combinational logic,终止在register data/output port. PT以path grouping为单位来分析和报告timing. DC,每个path group可以指定一个weight,来尽力做design optimizaiton,但是这个weight在PT中并没有用. 每个create clock命令都会生成一个对应的path group. PT中还有自己的defau

Spyglass工具有五大模块: lint,  CDC(多时钟域检查), LP(低功耗),Constraint(约束),DFT(可测试性). 一,在RTL层面上预估芯片性能,从而引导设计人员开发出更加优化的RTL代码 SpyGlass平台针对VERILOG和VHDL用先进的静态和动态分析来检查和诊断设计中可能存在的潜在问题,然后用其分析和追踪引擎来追踪问题的根源,最后给出一个解决问题的方法和建议.SpyGlass能够指出SOC问题中的非常复杂的问题,例如跨时钟域问题.同步问题以及SOC设计中的集

1.sdc文件也是要添加到Quartus 软件中,这样在执行Read SDC File命令时才能读到相应的文件. 2.在TimeQuest打开的条件下,重新编译工程之后要Update Timing Netlist,这样TimeQuest分析器会得到最新的 网表文件进行时钟分析. 转载地址http://www.cnblogs.com/pejoicen/p/4194380.html PLL时钟约束 # Uncommenting one of the following derive_pll_cloc

Logic BIST通过将很多的tester functionality放在CUT中,减少了test costs,但是更重要的一方面是at-speed testing. At-speed test包括两部分: 1)       intra-clock-domain fault:originates at one clock domain, terminate at the same clock domain 2)       inter-clock-domain fault:originates

Logic BIST is crucial for many applications, in particular for life-critical and mission-critical applications. Logic BIST不需要在ATE上进行测试,减小了成本,但是电路本身是可能存在问题的,导致测试逻辑有问题而且增加了逻辑. Basic concepts and design rules of logic BIST Test pattern generation(exhaus

The problem of test generation Random test generation Deterministic algorithm for test generation for stuck at faults, enhance the deterministic engines such as static and dynamic learning Simulation based test generation, Test generation for other f

一个典型的scan实现的flow: clock mux和一些rst,在Scan中都被bypass掉,是不能测到的.所以DFT的test coverage一般就在97%或98%. scan design rule checking and repair: 可以在presynthesis RTL design或者postsynthesis gate-level design上进行, 经过scan repair之后的design,称为testable design. scan synthsis是将一个

为了更好的设计一个scan design,一些scan design的rule必须遵循. 1)tristate bus在shift mode下必须保持bus contention: 2)bidirectional IO port在shift mode下,必须force在input或者output: 3)gated clock在shift mode下,必须保证enable: 4)derived clock在shift和capture mode下,最好保持bypass: 5)combinationa

scan cell有两种不同的input: 1)data input:由电路的combinational logic驱动: 2)scan input:由另一个scan cell驱动,从而形成scan chain: 在normal/capture mode下,data input来驱动output: 在shift mode下,scan input来驱动output: 几种scan_cell:muxed-D scan,clockd-scan,level-sensitive scan design(L

DFT设计的主要目的是为了将defect-free的芯片交给客户. 产品质量,通常使用Parts Per million(PPM)来衡量. 但是随着IC从SSI到VLSI的发展,在test上花销的时间越来越多,test的quality却很难提高,这使得DFT的engineer不断的发展着DFT的技术. DFT engineer面对的第一个问题是设计内部的状态的可测试性问题.在1970-1980年间,提出了ad hoc等可测试性设计的方法. 可以提高一个design的可测试性,但是对于sequen

在一个cell library中,比较重要的是cell height,cell height由tracks来决定,track表示一个metal线的pitch. 一个cell通常被做成一定数量的tracks,主要由timing和routing来进行优化. 1)Tall track height library可以支持复杂的routing,更大的drive strength,但是leakage和area较大. 适用于perormance要求比较大的地方.一般会有11-12track. 2)low-t

转自:http://bbs.ednchina.com/BLOG_ARTICLE_198929.HTM 如何在FPGA设计环境中加时序约束    在给FPGA做逻辑综合和布局布线时,需要在工具中设定时序的约束.通常,在FPGA设计工具中都FPGA中包含有4种路径:从输入端口到寄存器,从寄存器到寄存器,从寄存器到输出,从输入到输出的纯组合逻辑. 通常,需要对这几种路径分别进行约束,以便使设计工具能够得到最优化的结果.下面对这几种路径分别进行讨论.从输入端口到寄存器:这种路径的约束是为了让FPGA设计

*作者: Ian11122840    时间: 2010-9-27 09:04                                                                                                                                                                * *标题: 菜鸟做设计必看!有关如何做设计的整体思路,以及能否综合的笔记             

本文如果有错,欢迎留言更正:此外,转载请标明出处 http://www.cnblogs.com/IClearner/  ,作者:IC_learner 前面介绍的设计都不算很复杂,都是使用时钟的默认行为作为电路的约束,都存在有路径给你约束,即信号的变化要在一个时钟周期内完成,并达到稳定值,以满足寄存器的建立和保持的要求.此外进行可测性设计(design for test)时,为了提高测试的覆盖率,我们经常使用多路(multiplex,简称mux)传输电路的控制时钟,使电路的时钟信号可以由输入端直接

本文如果有错,欢迎留言更正:此外,转载请标明出处 http://www.cnblogs.com/IClearner/  ,作者:IC_learner 本文将描述在Design Compliler中常用到的命令,这些命令按照流程的顺序进行嵌套讲解,主要是列举例子:大概的讲解布局如下所示: 大概有11个部分,下面我们逐个部分进行(简单的)介绍的举例. 1.tcl的命令和结构 tcl的命令和结构请参照第二节的内容: http://www.cnblogs.com/IClearner/p/6617207.