好久没画过板了,最近因为工作关系,硬件软件全部得自己来,不得不重新打开闲置很久的AltiumDesigner.以前做过点乱七八糟的笔记,本来想回头翻看一下,结果哪儿也找不到,估计已经被不小心删掉了. 曾经挺熟悉的东西,现在一打开竟然处处遇坎儿,很多操作都忘记了,看来不留好笔记是不行的,不然很多东西过段时间不用,再用的时候就跟新学一样了,还得到处找资料.吸取教训,以后有点什么小note都要有条理的记录收藏起来.PCB各层说明:丝印层(OverLay,Silkscreen):有顶层丝印和底层丝印.用

1.重新设置板子的形状 Design ---->Board Shape---->Redefine Board Sharp 2.通过Board Options 对板子进行设置 3.添加一个新的图纸,可以添加模板 File-->Open -->Altium Designer 13-->Template-->A4.Pcb 4.电路板的分层 Signal Layers信号层,主要完成电气连接 Internal Planes:内部电源和地层 Mechanical Layers:机

第一步:打开AD软件,新建一个PCB文件.   2 第二步:在黑色区域随便画一个封闭的多边形——注意一定要是封闭的!   3 第三步:点击“Ctrl + A”快捷键将PCB整个文件选中.   4 第四步:点击菜单栏的“Design”->“Board Shape” ->"Define from selected objects".   5 第五步:一般软件都会弹出一个对话框,大概意思就是告诉你“在原始中心线处找不到封闭的图像,要不要试着在外部中心线找找”,点击“Yes”即可.

转载:https://blog.csdn.net/abc87891842/article/details/52538660 3.如果是很多元件的ID不一致, 手动修改太麻烦了, 可以使用AD的 "器件连结" 功能批量修改, 如下图: 完成后, 再从原理图更新到PCB的时候, 就不会 出现题目所说的情况了( 没改到的元件也会到处乱跑了  ), 记住:完成后再更新PCB, 更新PCB 的命令是:D U .

之前装过一次AD软件没有报过这样的错误,卸掉后重新装了之后,在对电气规则检查检查时“软件提示...report_drc.xsl不存在”. 原因:之前装的目录默认在C盘下,所以AD软件输出的报告也是默认C盘下,卸掉软件后,重新安装,装的是D盘,AD软件输出的报告还是在C盘,按快捷键Ctrl+D,弹出Preference对话框,点击Reports,右边的目录都是C盘下的路径,且都处于灰色状态,表示该路径已经不存在. 其实把该路径改一下就可以,找到DXP安装的路径,如下图,路径名都处于高亮显示,说明该

Design->Rules->Electrical->Clearance->Clearance

altium designer 5种走线模式的切换 : shift+space 方格与格点的切换:View-Grids-ToggleVisible Grid Kind源点:Edit-Origin-Set边界的定义:Keep Out Layer-Utility Tools-PlaceLine  按TAB可定义线宽选取元件:PCB-PCB Filter-IS Component逐个放置元件:TOOLS-Component Placement-RepositionSelected Components

一.电路版设计的先期工作 1.利用原理图设计工具绘制原理图,并且生成对应的网络表.当然,有些特殊情况下,如电路版比较简单,已经有了网络表等情况下也可以不进行原理图的设计,直接进入PCB设计系统,在PCB设计系统中,可以直接取用零件封装,人工生成网络表. 2.手工更改网络表将一些元件的固定用脚等原理图上没有的焊盘定义到与它相通的网络上,没任何物理连接的可定义到地或保护地等.将一些原理图和PCB封装库中引脚名称不一致的器件引脚名称改成和PCB封装库中的一致,特别是二.三极管等. 二.画出自己定义的非

原理图以及元件的绘制1. 画数据总线时,需要给总线一个Net Label,例如:databus[0..7],并且还需要在每个入口和出口处设置一致的标号.2. ERC 电气规则检查,Electronic Rule Check.可以使用place-directives-compile mask 来屏蔽某一部分不需要进行电气检查的原理图.而Place NO ERC 只是可以对某点放弃电气规则检查.3. 可以通过Place-directives-PCB Layout 在原理图中限制将来绘制成的PCB 的

[PCB设计基本流程]1.准备原理图和网络表2.电路板规划3.参数设置4.导入网标5.布局6.布线7.规则检查与手工调整8.输出文件 [具体步骤]1.在原理图环境下:Tool——>Footprint Manager  查看每个元件的封装 2.File面板——>New from template——>PCB template                                ——>PCB Board Wizard——>customer  根据向导定制自己的板子外形和

PCB设计检查表 一.确保PCB网表与原理图描述的网表一致 二.布局大致完成后需检查 外形尺寸 确认外形图是最新的 确认外形图已考虑了禁止布线区.传送边.挡条边.拼板等问题 确认PCB 模板是最新的 比较外形图,确认PCB 所标注尺寸及公差无误, 金属化孔和非金属化孔定义准确 确认外形图上的禁止布线区已在PCB 上体现 布局 数字电路和模拟电路是否已分开,信号流是否合理 时钟器件布局是否合理 高速信号器件布局是否合理 端接器件是否已合理放置(串阻应放在信号的驱动端,其他端接方式的应放在信号的接收

使用CSVDE批量导入命令/出口AD用户         CSVDE命令行工具可以与真实的用户信息CSV文件.批量导入/出口AD在. 导入的基本的语法命令是这种: csvde -i -f c:\filename.csv -k 输入下面命令查看详细參数: csvde /?         首先在Excel中设置好用户信息.然后将文件保存为csv格式.         在cmd中运行导入命令.         能够看到,导入成功. 在AD中查看:         能够看到新添加的两个用户,但它们与其

在ajax请求和回调返回的过程中,我们一般都要用到layer.load这个方法 例如: //loading层 var index = layer.load(1, { shade: [0.1,'#fff'] //0.1透明度的白色背景 }); 注意:1 这个参数的位置是代表风格:有 0 1 2  三种风格 如果超过2 那么就默认是第一种风格 //初体验 layer.alert('内容') //第三方扩展皮肤 layer.alert('内容', { icon: 1, skin: 'layer-ext

Keras的模型是用hdf5存储的,如果想要查看模型,keras提供了get_weights的函数可以查看: for layer in model.layers: weights = layer.get_weights() # list of numpy array 而通过hdf5模块也可以读取:hdf5的数据结构主要是File - Group - Dataset三级,具体操作API可以看官方文档.weights的tensor保存在Dataset的value中,而每一集都会有attrs保存各网络

一 一般中文丝印: 用快捷键L打开层管理,在View options中勾选convert special 选项: 用快捷键P,S文本中输入你要的汉字,选中ture type,在select ture type font下面你可以设置字体! 二 添加公司LOG: 2.1首先确认AD安装有PCB Logo Creator,没有的可以在网上下载. 2.2 将公司LOG.ico用画图程序打开另存为保存为单色位图.bmp 2.3 DXP-Run script,browse...打开PCBLogoCreat

快速使用Romanysoft LAB的技术实现 HTML 开发Mac OS App,并销售到苹果应用商店中.   <HTML开发Mac OS App 视频教程> 土豆网同步更新:http://www.tudou.com/plcover/VHNh6ZopQ4E/ 百度网盘同步:http://pan.baidu.com/s/1jG1Q58M 分享  [中文纪录片]互联网时代   http://pan.baidu.com/s/1qWkJfcS   官方QQ群:(申请加入,说是我推荐的) App实践出

图片转成protel altium AD PCB封装 LOGO方法 1. 2. 3. 4.打开下列顺序文件夹 Examples-->Scripts-->Delphiscript Scripts-->PCb--> PCB Logo Creator-->PCBLogoCreator.PRJSCR 若没有这个文件夹,请下载这个文件,并且把改文件放在Examples文件夹中 我的文件目录是这样的:E:\software\AD10\Examples 下载https://files-cd

---恢复内容开始--- 编辑gitlab.rb文件 sudo vi /etc/gitlab/gitlab.rb 下图是我编辑的内容示例(仅供参考): 编辑以下内容: gitlab_rails['ldap_enabled'] = true gitlab_rails['ldap_servers'] = YAML.load <<-'EOS' main: # 'main' is the GitLab 'provider ID' of this LDAP server label: 'LDAP' ho

1.OrCAD Capture CIS绘制原理图 1.1.快捷键 (1)放置连线         w (2)放置net名称      n     放下一个时再按n可以编辑名字 (3)编辑属性         ctrl + e 1.2.常用操作 (1)添加元件库 左侧工程目录,选中library,右键Add File (2)元器件编号 Tools-Annotate-Action-Reset-Incremental (3)DRC检查 Tools-Design Rules Check(勾上View O