[转载自 SI-list[中国]http://mp.weixin.qq.com/s/qsdfzQwIVjvwHXuCdvrPXA ] 本篇对2017年初版Cadence的全套所有EDA工具的技术特性特点做一深入的分析,并与EDA其它主流厂商的对应工具进行比较.也为在校学习集成电路设计的学生们做一简单的科普,因为在学校学到的东西与在商业上做实际芯片设计是有很大区别的. 先来回答一个在国内经常被问到的问题:为何大部分EDA工具都是使用Linux平台而不是普通的Windows平台?这其实很好理解,因为

IC的设计过程可分为两个部分,分别为:前端设计(也称逻辑设计)和后端设计(也称物理设计),这两个部分并没有统一严格的界限,凡涉及到与工艺有关的设计可称为后端设计. 前端设计的主要流程: 1.规格制定 芯片规格,也就像功能列表一样,是客户向芯片设计公司(称为Fabless,无晶圆设计公司)提出的设计要求,包括芯片需要达到的具体功能和性能方面的要求. 2.详细设计 Fabless根据客户提出的规格要求,拿出设计解决方案和具体实现架构,划分模块功能. 3.HDL编码 使用硬件描述语言(VHDL,Ver

原文链接:https://www.zhihu.com/question/28322269/answer/42048070 Design Flow <img src="https://pic1.zhimg.com/50/c21722c94ed307d02d10330460cf6886_hd.jpg" data-rawwidth="827" data-rawheight="1023" class="origin_ima

https://www.cnblogs.com/yeungchie/ 写个大笔记,低速更新中 ... Cadence Skill Cadence 提供二次开发的 SKILL 语言,它是一种基于通用人工智能语言- Lisp 的交互式高级编程语言 ( LISP 即 List Processing-表处理,是最早和最重要的符号处理编程语言之一,它于1958年由美国的 J. McCarthy 提出,LISP 在人工智能AI方面获得广泛应用 ) . SKILL 语言支持一套类似 C 语言的语法,大大降低了

三个EDA公司都有自己的hardware emulation verification platform: Cadence Palladium, Synopsys ZeBu, Mentor Veloce. 这些工具在IC验证工作中的使用情况如何?与传统的仿真(simulation)相比,emulation platform将对IC的验证方法学产生怎样的影响? 这些工具在IC验证工作中的使用情况如何? 可视为Simulator的补充(不是替代),软件仿真的硬件化,极大提高了仿真效率. 越来越多的公

芯片设计分为前端设计和后端设计,前端设计(也称逻辑设计)和后端设计(也称物理设计)并没有统一严格的界限,涉及到与工艺有关的设计就是后端设计. 1. 规格制定        芯片规格,也就像功能列表一样,是客户向芯片设计公司(称为Fabless,无晶圆设计公司)提出的设计要求,包括芯片需要达到的具体功能和性能方面的要求. 2. 详细设计        Fabless根据客户提出的规格要求,拿出设计解决方案和具体实现架构,划分模块功能. 3. HDL编码        使用硬件描述语言(VHDL,V

芯片设计分为前端设计和后端设计,前端设计(也称逻辑设计)和后端设计(也称物理设计)并没有统一严格的界限,涉及到与工艺有关的设计就是后端设计. Front-end design flow 1. 规格制定 芯片规格,也就像功能列表一样,是客户向芯片设计公司(称为Fabless,无晶圆设计公司)提出的设计要求,包括芯片需要达到的具体功能和性能方面的要求. 2. 详细设计 Fabless根据客户提出的规格要求,拿出设计解决方案和具体实现架构,划分模块功能. 3. HDL编码 使用硬件描述语言(VHDL,

Switching Fabric的设计: 三种架构:P沟道的switch vdd(header switch),N沟道的switch vss(footer switch),两个switch. 但是如果加入两个switch,与门电路结合,可能会产生较大的IR-drop,增大delay,所以这种方式很少用. P沟道的switch vdd,广泛应用在volatge scaling设计中. N沟道的switch vss,很少用,有switch的电路,一般都需要level shifter. 但是一般lev

VLSI和ASIC是不同的两个概念 VLSI(Very Large Scale Integrate circuit)是指集成电路的规模,有时也指制造集成电路所使用的工艺,VLSI工艺一般都在1um以下. ASIC(Application Specified Integrate Circuit)指相对于通用集成电路而言的用户专用的电路. VLSI技术当然可以用在ASIC中,但非VLSI技术,如LSI,MSI技术等,也可以用于ASIC中,当然现在的ASIC大多用VLSI技术,不过它又可以分成全定制(

起因接下去的工作要作一些数值模拟,于是到师兄的工作站上开了个帐号.工作站运行的是RHEL4,要说远程SSH,就算是FTerm也足够胜任,不过,因为我要用的查看计算结果的软件需要使用图形界面,这一点就比较麻烦了.用VNC,一来耗费资源,二来VNC在win下的表现实在不咋样.参考记起上学期的VLSI设计的计算机实验,几十个人从运行Windows XP的PC上,用XShell SSH到实验中心的运行Solaris的Sun工作站,运行Cadence的工具集,那就是带GUI的.于是想,是否我也能这么干呢?

前言 由于最近开始找数字IC的工作,所以准备多练笔试题,下面贴上芯源笔试题,来源微信公众号<数字IC打工人> 参考资源: 1. mu_guang_ 2.  李锐博恩 3. 长弓的坚持 4. https://yunyaniu.blog.csdn.net/ 笔试题 1.Please code the divider by 3 with Verilog(50% duty cycle).用Verilog设计一个3分频器,要求50%占空比. 1 module div_clk ( 2 input wire

DFT设计的主要目的是为了将defect-free的芯片交给客户. 产品质量,通常使用Parts Per million(PPM)来衡量. 但是随着IC从SSI到VLSI的发展,在test上花销的时间越来越多,test的quality却很难提高,这使得DFT的engineer不断的发展着DFT的技术. DFT engineer面对的第一个问题是设计内部的状态的可测试性问题.在1970-1980年间,提出了ad hoc等可测试性设计的方法. 可以提高一个design的可测试性,但是对于sequen

1. Boundary Scan A:Boundary scan 顾名思义,是附加在芯片I/O 周边的扫描测试链,它通过专门的测试端口(TAP)访问.在测试模式下,边界扫描链会接管功能逻辑,对I/O进行灵活访问.边界扫描链的结构,测试端口,以及其控制器(TAP Controller),被IEEE定为标准协议(IEEE  1149),  也称做JTAG.   边界扫描链最早应用于印刷电路板上芯片间的互联测试, 后来也广泛应用于生产测试中对芯片管脚的测试. MBIST Memory内建自测试: A:

前言 本文主要写给使用命令行来操作Git的用户,用于提高Git使用的效率.至于使用命令还是GUI(Tortoise Git或VS的Git插件)就不在此讨论了,大家根据自己的的喜好选择就好.我个人是比较推荐使用命令行的,因为命令行是原生的客户端,当熟悉了命令行以后,使用效率并不会比GUI低.而且我是从GUI(Tortoise SVN)转命令行的,刚开始的时候也是吐槽命令行的“非人性化”,但我走出了舒适区,真正使用起命令行后,我才发现了自己之前的想法是肤浅的. 指令别名 指令别名就是给一些常用的指令

转载:http://www.cnblogs.com/BitArt/archive/2012/11/24/2786390.html 很多同学学习了数字信号处理之后,被里面的几个名词搞的晕头转向,比如DFT,DTFT,DFS,FFT,FT,FS等,FT和FS属于信号与系统课程的内容,是对连续时间信号的处理,这里就不过多讨论,只解释一下前四者的关系. 对于初学数字信号(Digital Signal Processing,DSP)的人来说,这几种变换是最为头疼的,它们是数字信号处理的理论基础,贯穿整个信

(本文为转载,原文出处不详) 引言 一个元件封装的制作过程如下图所示.简单来说,首先用户需要制作自己的焊盘库Pads,包括普通焊盘形状Shape Symbol和花焊盘形状Flash Symbol:然后根据元件的引脚Pins选择合适的焊盘:接着选择合适的位置放置焊盘,再放置封装各层的外形(如Assembly_Top.Silkscreen_Top.Place_Bound_Top等),添加各层的标示符Labels,还可以设定元件的高度Height,从而最终完成一个元件封装的制作. 下面将分表贴分立元件

Spyglass工具有五大模块: lint,  CDC(多时钟域检查), LP(低功耗),Constraint(约束),DFT(可测试性). 一,在RTL层面上预估芯片性能,从而引导设计人员开发出更加优化的RTL代码 SpyGlass平台针对VERILOG和VHDL用先进的静态和动态分析来检查和诊断设计中可能存在的潜在问题,然后用其分析和追踪引擎来追踪问题的根源,最后给出一个解决问题的方法和建议.SpyGlass能够指出SOC问题中的非常复杂的问题,例如跨时钟域问题.同步问题以及SOC设计中的集

Sigrity提供了丰富的千兆比特信号与电源网络分析技术,包括面向系统.印刷电路板(PCB)和IC封装设计的独特的考虑电源影响的信号完整性分析功能. Sigrity分析技术与Cadence Allegro和OrCAD设计工具的组合将会提供全面的前端到后端的综合流程,帮助系统和半导体公司提供高性能设备,应用千兆比特接口协议,例如DDR和PCI Express. Cadence Sigrity 安装 全新安装安装 Cadence Sigrity 之前需要先安装Cadence Allegro SPB和

Cadence ORCAD CAPTURE元件库介绍 来源:Cadence 作者:ORCAD 发布时间:2007-07-08 发表评论 Cadence  OrCAD  Capture 具有快捷.通用的设计输入能力,使Cadence  OrCAD  Capture 线路图输入系统成为全球最广受欢迎的设计输入工具.它针对设计一个新的模拟电路.修改现有的一个 PCB 的线路图.或者绘制一个 HDL 模块的方框图,都提供了所需要的全部功能,并能迅速地验证您的设计. OrCAD Capture 作为设计输

Cadence公司的电子设计自动化产品涵盖了电子设计的整个流程,包括系统级设计,功能验证,IC综合及布局布线,模拟.混合信号及射频IC设计,全定制集成电路设计,IC物理验证,PCB设计和硬件仿真建模等.同时,Cadence公司还提供设计方法学服务,帮助客户优化其设计流程:提供设计外包服务,协助客户进入新的市场领域.自1991年以来,该公司已连续在国际EDA市场中销售业绩稳居第一.全球知名半导体与电子系统公司均将Cadence软件作为其全球设计的标准. 下面分享下Cadence公司全球著名的PCB