1.latch的缺点 ①没有时钟端,不受系统同步时钟的控制,无法实现同步操作:和当前我们尽可能采用时序电路的设计思路不符. ②对输入电平敏感,受布线延迟影响较大,很难保证输出没有毛刺产生: ③latch对毛刺比较敏感, ④latch将静态时序分析变得极为复杂 2.latch的优点 ①如果使用门电路来搭建latch和ff,则latch消耗的门资源比DFF少,在ASIC中使用latch可以节省资源,可以实现更高的集成度:而在FPGA中正好相反,因为FPGA中没有LATCH单元,但有DFF单元,要实现