转载请注明出处,并附带本文网址https://www.cnblogs.com/brianblog/p/9894867.html, 由于高版本AD不能将机械层直接转变为KEPP OUT LAYER层,所以在铺铜后一般会采用沿着机械层画上一圈KEEP OUT,但是如果遇到不规则的板框时,显得很麻烦. 在此发现了一个比较好使的方法,分享给大家. 1.铺完铜后显示如下 2.D-R进入规则设置 3.新建间距规则,打开后如下修改红色圈出部分间距设置,一般位20~30mil 4.修改完毕后,选择覆铜,快捷键T

InPolygon 这个词是铺铜对其他网络的设置,铺铜要离其他网络远点,因为腐蚀不干净会对 电路板有影响... 问题一:: 如下图所示,现在想让敷铜与板子边界也就是keepoutlayer的间距小一点,比如0.2MM.而与走线的间距比较大,比如0.8mm.要怎么设置规则才能达到这样的效果呢? 问题一的答案:: 问题二 2.2 设置灌铜安全间距(Clearance) 主要步骤: (1)在Clearance一栏中新建间距规则Clearance_inpolygon,优先级需要高于Clearance:

PCB直角走线的影响   布线(Layout)是PCB设计工程师最基本的工作技能之一.走线的好坏将直接影响到整个系统的性能,大多数高速的设计理论也要最终经过 Layout 得以实现并验证,由此可见,布线在高速 PCB 设计中是至关重要的.下面将针对实际布线中可能遇到的一些情况,分析其合理性,并给出一些比较优化的走线策略.主要从直角走线,差分走线,蛇形线等三个方面来阐述. 1． 直角走线 直角走线一般是PCB布线中要求尽量避免的情况,也几乎成为衡量布线好坏的标准之一,那么直角走线究竟会对信号传输产

PCB直角走线的影响   布线(Layout)是PCB设计工程师最基本的工作技能之一.走线的好坏将直接影响到整个系统的性能,大多数高速的设计理论也要最终经过 Layout 得以实现并验证,由此可见,布线在高速 PCB 设计中是至关重要的.下面将针对实际布线中可能遇到的一些情况,分析其合理性,并给出一些比较优化的走线策略.主要从直角走线,差分走线,蛇形线等三个方面来阐述. 1． 直角走线 直角走线一般是PCB布线中要求尽量避免的情况,也几乎成为衡量布线好坏的标准之一,那么直角走线究竟会对信号传输产

[背景] 铺铜是PCB布线的末尾环节,在PCB设计后期审查中,我们会检查走线的规则,但是铺铜后,不容易看见走线的效果,这时我们需要关闭铺铜显示,但是走线任然要显示. [解决方法] 执行Setup->User Preference命令,在Categories中选择Shape,在右面的选项中勾选no_shape_fill.点击Apply,点击OK确认此项操作,效果如下图所示.          

有人说加大敷铜可以加大散热面,其实,对于此我不以为然.我说过铜是一种散热吸热快的金属,如果加大散热面要靠加大敷铜的面积的话,那就没有必要给很多的器件加热片了,我想大家对于计算机都颇有心得,一定攒过电脑,大家知道主板可别是cup等器件要用散热片,其实对于散热问题的考虑,我个人觉得和那里的道理是一样的,我就布罗嗦了.补充一点,把敷铜作为散热片是不合适的,岂不想金属的电阻率是随着温度的升高而升高的,我们把铜面积做大就是为了减小阻抗,如一散热器不是得不得不偿失.    使用网格自然有它的好处,但也不是说

敷铜作为PCB设计的一个重要环节,不管是国产的青越锋PCB设计软件,还国外的一些Protel,PowerPCB都提供了智能敷铜功能,那么怎样才能敷好铜,我将自己一些想法与大家一起分享,希望能给同行带来益处. 所谓覆铜,就是将PCB上闲置的空间作为基准面,然后用固体铜填充,这些铜区又称为灌铜.敷铜的意义在于,减小地线阻抗,提高抗干扰能力:降低压降,提高电源效率:与地线相连,还可以减小环路面积.也出于让PCB 焊接时尽可能不变形的目的,大部分PCB 生产厂家也会要求PCB 设计者在PCB 的空旷区域

现在但凡打开SoC原厂的PCB Layout Guide,都会提及到高速信号的走线的拐角角度问题,都会说高速信号不要以直角走线,要以45度角走线,并且会说走圆弧会比45度拐角更好.狮屎是不是这样?PCB走线角度该怎样设置,是走45度好还是走圆弧好?90度直角走线到底行不行?这是老wu经常看见广大 PCB Layout 拉线菌热议的话题. 大家开始纠结于pcb走线的拐角角度,也就是近十几二十年的事情.上世纪九十年代初,PC界的霸主Intel主导定制了PCI总线技术(当时的老wu很感谢Intel发布

1.在原理图中定义差分对在菜单中Place>>Directive为差分网络放置差分对指令.差分对网络名称必须以“_N”和“_P”作为后辍.对差分网络放置指令后要对其参数进行配置,包括DifferentialPair名称以及True参数.在设计同步的时候,差分对将从原理图转换到PCB中.Place directives on the schematic to define differential pairs.在PCB中查看和管理差分对在PCB面板的下拉列表中选择“Differential Pa

PCB走线的载流能力与以下因素有关:线宽.线厚(铜箔厚度).容许温升.PCB走线越宽,载流能力越大. 近似计算公式: I=KT0.44A0.75 (K为修正系数,一般覆铜线在内层时取0.024,在外层时取0.048: T为最大温升,单位为摄氏度: A为覆铜截面积,单位为平方MIL: I为容许的最大电流,单位为安培(A). 大部分PCB的铜箔厚度为35um,乘上线宽就是截面积. PCB过孔的载流能力可以近似等效成PCB表层走线的计算方法: I=0.048T0.44A0.75 其中A=PI*(D+T

PADS LAYOUT走线,是不是转角要自己手动慢慢转角啊?不能像PROTEL中那样自动转角吗 自己手动转角老是转不好,出现许多线头,对不齐,是不是我操作有误啊 走线的过程中,可以试试这个,切换端点. PADS2007画PCB时,如何能像Protel99一样在线DRC查布线规则错误?? 比如Protel99布线规则可以限制安全距离,短路等,出错了会有绿色或线短路不会连上,但在PADS里是怎么做的?好像画错了也不会在线报错啊?只有画完才能查?? 如果说PADS里的在线报错DRC功用用起来不方便,那

PCB板蛇形走线有什么作用  PCB上的不论什么一条走线在通过高频信号的情况下都会对该信号造成时延时,蛇形走线的主要作用是补偿"同一组相关"信号线中延时较小的部分,这些部分一般是没有或比其他信号少通过另外的逻辑处理:最典型的就是时钟线.通常它不需经过不论什么其他逻辑处理.因而其延时会小于其他相关信号. 快速数字PCB板的等线长是为了使各信号的延迟差保持在一个范围内,保证系统在同一周期内读取的数据的有效性(延迟差超过一个时钟周期时会错读下一周期的数据),一般要求延迟差不超过14时钟周期,

(此文参考吴川斌的博客) 很多PCB工程师都知道Layout走线时忌走直角,那么锐角能走吗? 回答当然是否定的!为什么呢? 这里先不说锐角对高速信号走线会不会造成负面影响,单从PCB DFM(可制造性设计)来看. PCB信号线形成锐角,会造成“酸角(acid traps)”的问题.在PCB线路刻蚀环节,在“酸角”处会出现线路刻蚀过度,从而使PCB出现线路虚断的问题.若PCB板厂工作人员检查到“酸角”问题,便会简单地贴一块铜到改间隙处.(这会不会对信号完整性造成影响不得而知,但锐角确实在工艺上出现

对于高速数据总线,如果芯片内部没有延时调节功能,通常使用蛇形走线来调整延时以满足时序要求,也就是通常所说的等长线.蛇形走线的目的是调整延时,所以这一类网络都有延迟或相对延迟约束.所以在做蛇形走线调整时,一定要打开延迟或相对延迟信息反馈窗口.下面说明具体操作步骤. 第1步:手工布线,完成各个网络的连线(有等长要求的Match Group或者是有线长要求的网络),此时不必理会是否违反约束规则. 第2步:按8.5节和8.6节方法打开延迟或相对延迟信息反馈窗口,以及动态显示走线长度的窗口. 第3步:执行

电路板上弯弯扭扭的走线有什么用 往期文章: 一文读懂高速互联的阻抗及反射(上) 一文读懂高速互联的阻抗及反射(中) 前面几篇文章有部分读者反馈太深奥,不好懂,要求来一点轻松易懂的.这不,它来了!本期文章我们来分享近期工作中的一个小故事. 一段奇怪的走线 这一天,工程师小明像往常一样的在日常撸(摸)板(鱼).这时,同事小红拿着一个看似奇怪的走线来问小明,小明看了看走线,大概是下面这个样子: Zig-Zag走线 小红问道:这个弯弯扭扭的走线有什么作用呀?我们的layout规范不是要求尽量走直线,少拐

有些童鞋会在Win10下使用AD16的时候发现,走线模式/布线模式(切换直角,45°,弧形等)不能切换. 问题出在输入法上,一般是切换到英文输入法即可解决,但是有一种情况是win10系统自带输入法有时候会有卡顿现象,所有大家选择了搜狗输入法替代,这样搜狗一般默认都是中文简体输入法,即使是按下Shift也是切换到英文输入,但是实际还是中文输入法的模式,所以需要手动点击右下角的搜狗输入法,切换到英文模式,即可解决! 如下图: 在这里左键点击搜狗输入法 默认是中文简体模式 选择英语模式(如果没有,请在

在protel 2004 DXP中,“自动删除走线”的位置就在"PCB Editor"的默认页面,非常好找. 但是升级到了altium 6.7,6.9之后,很多人就找不到这个了. 很多人以为是“PCB Editor ——>General——>移除复制品”,其实是不对的,这个跟“自动删除重复走线”是没有任何关系的. 其实,在altium6.x中,“自动删除重复走线”的位置在 “DXP——>优先选项——>PCB Editor ——>Interactive Ro

第一优先规则: First Object = InPolygon, Second Object = All 第二优先规则:First Object = All, Second Object = All 进入 Design -> Rules -> Clearance 项目.选择第一个对象的匹配条件.现有的条件均没有 Polygon 一项,于是进入Query Builder.发现匹配条件中有 Object Kind is 一项,而右侧列表中有 Poly.依此设置点击 OK 之后生成 Full Qu

1.在原理图中,将要设置的差分对的网络名称的前缀取相同的名字,在前缀后面加后缀分别为_N 和_P,并且加上差分对指示.具体操作如下:2.在原理图界面下,单击 Place>>Directives>>Differential Pair,鼠标上就会出现差分对指示标志,分别给差分对的两根线都加上差分对指示符,并命名,如图 1 所示. 3.将差分信息加载到 PCB 文件,并定义用户需要的差分布线规则. 如在 PCB 文件中的右下角, 选择 PCB>>PCB, 打开PCB 面板,在

1: 在原理图中让一对网络前缀相同,后缀分别为_N 和_P,并且加上差分队对指示.在原理图中,让一对网络名称的前缀名相同,后缀分别为_N 和_P,左键点击Place DirectivesDifferential Pair,这时,鼠标上就出现差分队对指示标志,给差分对的两根线都加上差分队对指示,如下图所示. 2: 将差分信息加载到PCB 文件中来,并定义用户需要的差分规则保存编译文件,并且编译顶层的原理图.左键点击DesignUpdae PCB document…,启动EngineerChange

Allegro PCB Design GXL (legacy) version 16.6-2015 使用slide推挤走线,走线的宽度就会发生改变. 后来发现是因为约束管理器(Constraint Manager)中设置了最大线宽(Max Line Width). 把最大线宽改为0,再推挤走线,走线的宽度就不会发生改变了.