verilog循环结构
2024-10-19 06:17:47
1. always(posedge CLOCK)
. case(i)
.
. :
. if(C1 == ) begin C1 <= ’d0; i <= i + ’b1; end
. else begin reg1 <= reg1 + ’b1; C1 <= C1 + ’b1; end
.
. endcase
. . always(posedge CLOCK)
. case(i)
.
. ,,,,,,,:
. begin
. reg1 <= reg1 + ’b1;
. if( C1 == - ) begin C1 <= ’d0; i <= i + ’b1; end
. else C1 <= C1 + ’b1;
. end
.
. endcase
2. for循环
for(i = 0; i < N; i = i + 1)
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