FPGA异步时钟系统中信号处理之单比特信号
2024-10-19 07:32:18
有些东西当你习以为常而不去深思熟虑的时候,致命的错误就会因此埋下!
FPGA开发中难免会遇到跨时钟域处理的问题,而对于单比特信号,我会不假思索的回答:打两拍不久解决了吗?但是事实时,这佯作的前提条件是:信号A从clk1进入到clk2的时候,clk1的是一个慢时钟,而clk2是一个快时钟。这样在快时钟域把信号A延迟两排,总能采样到稳定的数据。
但是如果是一个快时钟信号进入到一个慢时钟域中,上面的做法就不一定成立!单比特信号A在快时钟周期内2个clk保持稳定,但是快时钟域内2个clk的时钟在慢时钟与内无法正确的被采样到,这样的情况是有的!
正确的做法是:在快时钟域内把信号A想办法展宽,让变宽的信号进入到时钟域2中,能被正确的采样到即可!
这篇文章的目的只是提醒自己,在逻辑上惯性思维会麻痹自己而不去思考这样做是不是真的对了?惯性脱口而出的答案是不是真的经过自己思考了!这个对于自己的成长还是很重要的。
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在以后的FPGA开发过程中,要多总结自己没注意的细节!坦白地讲,到现在我都不能很清楚的做时序分析,只是知道在写代码的时候应该注意什么,说来也是可笑!
所以有必要在项目做时钟约束的时候,写一篇关于SDC的文章,即使网上这类文章很多,还是希望自己动手记录下来自己学习的点点滴滴。希望能保证自己每周都能有一到两篇的技术博客更新。
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