Verilog中的reg一定会被综合成寄存器么
2024-08-26 05:06:10
对应于实际的数字电路中，如果该程序块描述的是时序逻辑，则该寄存器变量对应为寄存器；如果该程序块描述的是组合逻辑，该寄存器变量对应为硬件逻辑；如果该程序块描述的是不完全组合逻辑，那么该寄存器变量也可以对应为锁存器。由此可见，寄存器类型的变量不一定会综合为寄存器。
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