关于FIFO memory buffer模块的设计

FIFO memory

`timescale 1ns / 1ps

//////////////////////////////////////////////////////////////////////////////////

// Company:

// Engineer: chensimin

//

// Create Date: 2018/10/26 13:28:35

// Design Name:

// Module Name: fifomem

// Project Name:

// Target Devices:

// Tool Versions:

// Description:

//

// Dependencies:

//

// Revision:

// Revision 0.01 - File Created

// Additional Comments:

//

//////////////////////////////////////////////////////////////////////////////////

`include      "block_define.v"

module fifomem #(

    parameter  DATASIZE = ,       //Memory data word width

    parameter  ADDRSIZE =  )      //Number of mem address bits       depth = 16

(

    input   [DATASIZE- : ] wdata,

    input   [ADDRSIZE- : ] waddr,

    input                    wclken,

    input                    wfull,

    input                    wclk,

    input   [ADDRSIZE- : ] raddr,

    output  [DATASIZE- : ] rdata

 );

//------------------------------------------------------------------------

`ifdef VENDORRAM

// instantiation of a vendor's dual-port RAM

blk_mem_gen_0 mem (

  .clka(wclk),    // input wire clka

  .ena(wclken),      // input wire ena

  .wea(~wfull),      // input wire [0 : 0] wea

  .addra(waddr),  // input wire [3 : 0] addra

  .dina(wdata),    // input wire [7 : 0] dina

  .clkb(wclk),    // input wire clkb

  .addrb(raddr),  // input wire [3 : 0] addrb

  .doutb(rdata)  // output wire [7 : 0] doutb

);

`else

// RTL Verilog memory model

localparam DEPTH = <<ADDRSIZE;

reg [DATASIZE- : ] mem[ : DEPTH-];

assign rdata = mem[raddr];

always @(posedge wclk)

    if(wclken && !wfull)

        mem[waddr] <= wdata;

`endif

endmodule

IP 核配置

测试及仿真：

`timescale 1ns / 1ps

//////////////////////////////////////////////////////////////////////////////////

// Company:

// Engineer: chensimin

//

// Create Date: 2018/10/26 16:34:06

// Design Name:

// Module Name: testbench

// Project Name:

// Target Devices:

// Tool Versions:

// Description:

//

// Dependencies:

//

// Revision:

// Revision 0.01 - File Created

// Additional Comments:

//

//////////////////////////////////////////////////////////////////////////////////

module testbench #(

    parameter  DATASIZE = ,       //Memory data word width

    parameter  ADDRSIZE =   )    //Number of mem address bits       depth = 16

(

    input    wire                       clk,

    input    wire                       rst,

    output   [DATASIZE- : ]           rdata                      

    );

//------------------------------------------------------------

reg [:] i = ;

reg    [DATASIZE- : ]    wdata  = ;

reg    [ADDRSIZE- : ]    waddr  = ;

reg                        wclken = ;

reg    [ADDRSIZE- : ]    raddr = ;

always @(posedge clk or posedge rst)

begin

    if(rst)

    begin

        i <= ;

        wdata <= ;

        waddr <= ;

        wclken <= 'b0;

        raddr <= ;

    end

    else

    begin

        case(i)

        :

        begin

            wdata <= ;

            waddr <= ;

            i <= i +  ;

            wclken <= 'b1;

            raddr <= ;

        end

        :

        begin

            wdata <= ;

            waddr <= ;

            i <= i +  ;

            wclken <= 'b1;

            raddr <= ;

        end

        :

        begin

            wdata <= ;

            waddr <= ;

            i <= i +  ;

            wclken <= 'b1;

            raddr <= ;

        end

        :

        begin

            wdata <= ;

            waddr <= ;

            i <= i +  ;

            wclken <= 'b1;

            raddr <= ;

        end

        :

        begin

            wdata <= ;

            waddr <= ;

            i <= i +  ;

            wclken <= 'b1;

            raddr <= ;

        end

        :

        begin

            wdata <= ;

            waddr <= ;

            i <= i +  ;

            wclken <= 'b1;

            raddr <= ;

        end

        :

        begin

            wdata <= ;

            waddr <= ;

            i <= i +  ;

            wclken <= 'b1;

            raddr <= ;

        end

        :

        begin

            wdata <= ;

            waddr <= ;

            i <= i +  ;

            wclken <= 'b1;

            raddr <= ;

        end

        :

        begin

            wdata <= ;

            waddr <= ;

            i <= i +  ;

            wclken <= 'b1;

            raddr <= ;

        end

        :

        begin

            wdata <= ;

            waddr <= ;

            i <= i +  ;

            wclken <= 'b1;

            raddr <= ;

        end

        :

        begin

            wdata <= ;

            waddr <= ;

            i <= i +  ;

            wclken <= 'b1;

            raddr <= ;

        end

        :

        begin

            wdata <= ;

            waddr <= ;

            i <= i +  ;

            wclken <= 'b1;

            raddr <= ;

        end

        :

        begin

            wdata <= ;

            waddr <= ;

            i <= i +  ;

            wclken <= 'b1;

            raddr <= ;

        end

        :

        begin

            wdata <= ;

            waddr <= ;

            i <= i +  ;

            wclken <= 'b1;

            raddr <= ;

        end

        :

        begin

            wdata <= ;

            waddr <= ;

            i <= i +  ;

            wclken <= 'b1;

            raddr <= ;

        end

        :

        begin

            wdata <= ;

            waddr <= ;

            i <= i +  ;

            wclken <= 'b1;

            raddr <= ;

        end

        :

        begin

            wdata <= ;

            waddr <= ;

            i <= i +  ;

            wclken <= 'b0;

            raddr <= ;

        end

        :

        begin

            wdata <= ;

            waddr <= ;

            i <= i +  ;

            wclken <= 'b0;

            raddr <= ;

        end

        :

        begin

            wdata <= ;

            waddr <= ;

            i <= i  ;

            wclken <= 'b0;

            raddr <= ;

        end

        endcase

    end

end

//------------------------------------------------------------

wire                       wfull ;

assign wfull = ;

//------------------------------------------------------------

wire [DATASIZE- : ] rdata;

fifomem #(

    .DATASIZE (),       //Memory data word width

    .ADDRSIZE ())      //Number of mem address bits       depth = 16

 U0 (

    .wdata(wdata),

    .waddr(waddr),

    .wclken(wclken),

    .wfull(wfull),

    .wclk(clk),

    .raddr(raddr),

    .rdata(rdata)

 );

endmodule

/*

add_force {/testbench/clk} -radix hex {1 0ns} {0 50000ps} -repeat_every 100000ps

add_force {/testbench/rst} -radix hex {1 0ns} {0 200ns}

*/

仿真波形图：

从RAM读出来的数据会比给定的地址晚两拍。

使用仿顺序操作来写testbench也是极好的。

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