· 4 AXI4-Lite 详解

　　　　　　·4.1 AXI4-Lite 源码查看

　　　　　　· 4.2 AXI-Lite 源码分析

　　 · 5 观察 AXI4-Lite 总线信号

　　 · 6 加载到 SDK

　　 · 7 本章小结

 

 

　　　　读地址信号都是以AR开头（A：address；R：read）

　　　　写地址信号都是以AW开头（A：address；W：write）

　　　　读数据信号都是以R开头（R：read）

　　　　写数据信号都是以W开头（W：write）

　　　　应答型号都是以B开头（B：back（answer back））

　　了解到总线的组成部分以及命名特点，那么在后续的实验中您将逐渐看到他们的身影。每个信号的作用暂停不表，放在后面一一介绍。

　　而AXI4-Stream总线的组成有：

　　　　（1）ACLK信号：总线时钟，上升沿有效；

　　　　（2）ARESETN信号：总线复位，低电平有效

　　　　（3）TREADY信号：从机告诉主机做好传输准备；

　　　　（4）TDATA信号：数据，可选宽度32,64,128,256bit

　　　　（5）TSTRB信号：每一bit对应TDATA的一个有效字节，宽度为TDATA/8

　　　　（6）TLAST信号：主机告诉从机该次传输为突发传输的结尾；

　　　　（7）TVALID信号：主机告诉从机数据本次传输有效；

　　　　（8）TUSER信号 ：用户定义信号，宽度为128bit。

　　对于AXI4-Stream总线命名而言，除了总线时钟和总线复位，其他的信号线都是以T字母开头，后面跟上一个有意义的单词，看清这一点后，能帮助读者记忆每个信号线的意义。如TVALID = T+单词Valid（有效），那么读者就应该立刻反应该信号的作用。每个信号的具体作用，在后面分析源码时再做分析。

 

　　三种AXI接口分别是：

　　AXI-GP接口（4个）：是通用的AXI接口，包括两个32位主设备接口和两个32位从设备接口，用过改接口可以访问PS中的片内外设。

　　AXI-HP接口（4个）：是高性能/带宽的标准的接口，PL模块作为主设备连接（从下图中箭头可以看出）。主要用于PL访问PS上的存储器（DDR和On-Chip RAM）

　　AXI-ACP接口（1个）：是ARM多核架构下定义的一种接口，中文翻译为加速器一致性端口，用来管理DMA之类的不带缓存的AXI外设，PS端是Slave接口。我们可以双击查看ZYNQ的IP核的内部配置，就能发现上述的三种接口，图中已用红色方框标记出来，我们可以清楚的看出接口连接与总线的走向：

　　讲到协议不可能说是撇开总线单讲协议，因为协议的制定也是要建立在总线构成之上的。虽然说AXI4，AXI4-Lite，AXI4-Stream都是AXI4协议，但是各自细节上还是不同的。

　　总的来说，AXI总线协议的两端可以分为分为主（master）、从（slave）两端，他们之间一般需要通过一个AXI Interconnect相连接，作用是提供将一个或多个AXI主设备连接到一个或多个AXI从设备的一种交换机制。当我们添加了zynq以及带AXI的IP后再进行自动连线时vivado会自动帮我们添加上这个IP，大家应该是不陌生了。AXI Interconnect的主要作用是，当存在多个主机以及从机器时，AXIInterconnect负责将它们联系并管理起来。由于AXI支持乱序发送，乱序发送需要主机的ID信号支撑，而不同的主机发送的ID可能相同，而AXI Interconnect解决了这一问题，他会对不同主机的ID信号进行处理让ID变得唯一。

　　AXI协议将读地址通道，读数据通道，写地址通道，写数据通道，写响应通道分开，各自通道都有自己的握手协议。每个通道互不干扰却又彼此依赖。这也是AXI高效的原因之一。 

 

　　AXI4 所采用的是一种 READY，VALID 握手通信机制，简单来说主从双方进行数据通信前，有一个握手的过程。传输源产生 VLAID 信号来指明何时数据或控制信息有效。而目地源产生 READY 信号来指明已经准备好接受数据或控制信息。传输发生在 VALID和 READY 信号同时为高的时候。VALID 和 READY 信号的出现有三种关系。

　　（1） VALID 先变高 READY 后变高。时序图如下：

在箭头处信息传输发生。

　　（2） READY 先变高 VALID 后变高。时序图如下：

同样在箭头处信息传输发生。

　　（3） VALID 和 READY 信号同时变高。时序图如下： 

　　在这种情况下，信息传输立马发生，如图箭头处指明信息传输发生。需要强调的是，AXI的五个通道，每个通道都有握手机制，接下来我们就来分析一下AXI-Lite的源码来更深入的了解AXI机制。 

 

当地址出现在地址总线后，传输的数据将出现在读数据通道上。设备保持 VALID 为低直到读数据有效。为了表明一次突发式读写的完成，设备用 RLAST 信号来表示最后一个被传输的数据。

这一过程的开始时，主机发送地址和控制信息到写地址通道中，然后主机发送每一个写数据到写数据通道中。当主机发送最后一个数据时，WLAST 信号就变为高。当设备接收完所有数据之后他将一个写响应发送回主机来表明写事务完成。

 

　　Step1：要看到AXI-Lite的源码，我们先要自定义一个AXI-Lite的IP，新建工程之后，选择,菜单栏->Tools->Creat and Package IP：

Step2：选择Next

Step4：给模块命名，保存，然后Next

Step5：注意这里接口类型选择Lite，选择Next：

Step6：选择Edit IP，点击Finish：

Step7：此后，Vivado会新建一个工程，专门编辑该IP，通过该工程，我们就可以看到Vivado为我们生成的AXI-Lite的操作源码： 

　　当打开顶层文件的时，映入眼帘的是一堆AXI的信号，这些信号是否似曾相识？

input wire  s00_axi_aclk,

input wire  s00_axi_aresetn,

input wire [C_S00_AXI_ADDR_WIDTH- : ] s00_axi_awaddr,

input wire [ : ] s00_axi_awprot,

input wire  s00_axi_awvalid,

output wire  s00_axi_awready,

input wire [C_S00_AXI_DATA_WIDTH- : ] s00_axi_wdata,

input wire [(C_S00_AXI_DATA_WIDTH/)- : ] s00_axi_wstrb,

input wire  s00_axi_wvalid,

output wire  s00_axi_wready,

output wire [ : ] s00_axi_bresp,

output wire  s00_axi_bvalid,

input wire  s00_axi_bready,

input wire [C_S00_AXI_ADDR_WIDTH- : ] s00_axi_araddr,

input wire [ : ] s00_axi_arprot,

input wire  s00_axi_arvalid,

output wire  s00_axi_arready,

output wire [C_S00_AXI_DATA_WIDTH- : ] s00_axi_rdata,

output wire [ : ] s00_axi_rresp,

output wire  s00_axi_rvalid,

input wire  s00_axi_rready

　　Vivado为我们生成的AXI-Lite的操作源码，是一个例子，我只需要读懂他，然后稍加修改，就可以为我们所用。我们先来看一段WDATA相关的代码： 

always @( posedge S_AXI_ACLK )

begin

  if ( S_AXI_ARESETN == 'b0 )

    begin

      slv_reg0 <= ;

      slv_reg1 <= ;

      slv_reg2 <= ;

      slv_reg3 <= ;

    end

  else begin

    if (slv_reg_wren)

      begin

        case ( axi_awaddr[ADDR_LSB+OPT_MEM_ADDR_BITS:ADDR_LSB] )

          'h0:

            for ( byte_index = ; byte_index <= (C_S_AXI_DATA_WIDTH/)-; byte_index = byte_index+ )

              if ( S_AXI_WSTRB[byte_index] ==  ) begin

                // Respective byte enables are asserted as per write strobes

                // Slave register 0

                slv_reg0[(byte_index*) +: ] <= S_AXI_WDATA[(byte_index*) +: ];

              end

          'h1:

            for ( byte_index = ; byte_index <= (C_S_AXI_DATA_WIDTH/)-; byte_index = byte_index+ )

              if ( S_AXI_WSTRB[byte_index] ==  ) begin

                // Respective byte enables are asserted as per write strobes

                // Slave register 1

                slv_reg1[(byte_index*) +: ] <= S_AXI_WDATA[(byte_index*) +: ];

              end

          'h2:

            for ( byte_index = ; byte_index <= (C_S_AXI_DATA_WIDTH/)-; byte_index = byte_index+ )

              if ( S_AXI_WSTRB[byte_index] ==  ) begin

                // Respective byte enables are asserted as per write strobes

                // Slave register 2

                slv_reg2[(byte_index*) +: ] <= S_AXI_WDATA[(byte_index*) +: ];

              end

          'h3:

            for ( byte_index = ; byte_index <= (C_S_AXI_DATA_WIDTH/)-; byte_index = byte_index+ )

              if ( S_AXI_WSTRB[byte_index] ==  ) begin

                // Respective byte enables are asserted as per write strobes

                // Slave register 3

                slv_reg3[(byte_index*) +: ] <= S_AXI_WDATA[(byte_index*) +: ];

              end

          default : begin

                      slv_reg0 <= slv_reg0;

                      slv_reg1 <= slv_reg1;

                      slv_reg2 <= slv_reg2;

                      slv_reg3 <= slv_reg3;

                    end

        endcase

      end

  end

end   

　　这段程序的作用是，当PS那边向AXI4-Lite总线写数据时，PS这边负责将数据接收到寄存器slv_reg。而slv_reg寄存器有0~3共4个。至于赋值给哪一个由axi_awaddr[ADDR_LSB+OPT_MEM_ADDR_BITS:ADDR_LSB]决定，根据宏定义其实就是由axi_awaddr[3:2] （写地址中不仅包含地址，而且包含控制位，这里的[3:2]就是控制位）决定赋值给哪个slv_reg。

　　PS调用写函数时，如果不做地址偏移的话，axi_awaddr[3:2]的值默认是为0的，举个例子，如果我们自定义的IP的地址被映射为0x43C00000，那么我们Xil_Out32(0x43C00000,Value)写的就是slv_reg0的值。如果地址偏移4位，如Xil_Out32(0x43C00000 + 4,Value) 写的就是slv_reg1的值，依次类推。

// Output register or memory read data

always @( posedge S_AXI_ACLK )

begin

  if ( S_AXI_ARESETN == 'b0 )

    begin

      axi_rdata  <= ;

    end

  else

    begin

      // When there is a valid read address (S_AXI_ARVALID) with

      // acceptance of read address by the slave (axi_arready),

      // output the read dada

      if (slv_reg_rden)

        begin

          axi_rdata <= reg_data_out;     // register read data

        end

    end

end

always @(*)

begin

      // Address decoding for reading registers

      case ( axi_araddr[ADDR_LSB+OPT_MEM_ADDR_BITS:ADDR_LSB] )

        'h0   : reg_data_out <= slv_reg0;

        'h1   : reg_data_out <= slv_reg1;

        'h2   : reg_data_out <= slv_reg2;

        'h3   : reg_data_out <= slv_reg3;

        default : reg_data_out <= ;

      endcase

end

reg [:]rlcd_rgb;

always @( posedge S_AXI_ACLK )

begin

    if ( S_AXI_ARESETN == 'b0 )

        begin

            rlcd_rgb  <= 'd0;

        end

    else

    begin

        rlcd_rgb <= slv_reg0[:];

    end

end

assign lcd_rgb = rlcd_rgb;

//写总线测试修改！！！！！！！！！

wire[:]wlcd_xy;// = {10'd0,lcd_xy};

assign wlcd_xy = {'d0,lcd_xy};

assign slv_reg_rden = axi_arready & S_AXI_ARVALID & ~axi_rvalid;

always @(*)

begin

    // Address decoding for reading registers

    case ( axi_araddr[ADDR_LSB+OPT_MEM_ADDR_BITS:ADDR_LSB] )

      'h0   : reg_data_out <= wlcd_xy;//slv_reg0;

      'h1   : reg_data_out <= slv_reg1;

      'h2   : reg_data_out <= slv_reg2;

      'h3   : reg_data_out <= slv_reg3;

      default : reg_data_out <= ;

    endcase

end

　　在ps的头文件里可以看到我们自定义的IP的地址是有个范围的

#define XPAR_ MYIPFREQUENCY_ 0_ S00_ AXI_ BASEADDR 0x43C00000

#define XPAR_ MYIPFREQUENCY_ 0_ S00_ AXI_ HIGHADDR 0x43C0FFFF

　　在第十章，我们封装了一个 AXI_Lite 的 GPIO，通过本章的分析，我们在第十章工程的基础上通过添加一个 ila 核的方式，来具体看看 AXI_Lite 总线的信号。

　　Step1：做好第十章工程的备份，然后直接打开第十章的工程。 

　　Step2：单击 IP icon 添加 ila CORE

　　Step4:双击打开 ILA CORE

　　　　General Options 设置如下

　　Probe_Ports 设置如下,之后单击 OK

　　

　　Step16:生成 Bit 文件。

 

　　Step1：导出硬件。

　　Step2：右击工程，选择 Debug as ->Debug configuration。

　　Step3：选中 system Debugger,双击创建一个系统调试。 

　　

　　Step6:加载完成后的界面 

　　

　　Step8:设置触发条件为 1 

　　Step9:设置触发位置为 512

　　

　　Step10:单击箭头所指向启动触发 

　　Step11:进入等待触发状态 

　　

　　通过本章的学习，我们首先得认识到总线和接口以及协议的区别，其次通过分析AXI4-Lite，AXI4-Stream，AXI4总线的从机代码，对AXI协议有一定的认识，那么在后面学习AXI的一些IP时就不会有恐惧的心理。

　　最后，我们再理一理AXI总线和AXI接口的关系。在ZYNQ中，支持AXI4-Lite，AXI4和AXI4-Stream三种总线协议，这前面已经说过了，要注意的是PS与PL之间的接口（AXI-GP接口，AXI-HP接口以及AXI-ACP接口）却只支持AXI-Lite和AXI协议这两种总线协议。也就是说PL这边的AXI-Stream的接口是不能直接与PS对接的，需要经过AXI4或者AXI4-Lite的转换。比如后面将用到的VDMA IP ，它就实现了在PL内部AXI4到AXI-Stream的转换，VDMA利用的接口就是AXI-HP接口。