Verilog仿真遇到的问题
2024-09-18 22:39:23
1、Vivado 15.4仿真时编译没有报错，但是仿真不成功，逻辑很简单，full为高电平时，rd_en要拉高，但全程没有拉高！
检查语法发现语句" else if( empty == 'b1); "多了一个分号“ ；‘，愚蠢了。
2、前辈指点reg变量不要跨always块赋值，确实，这样容易“打架”（也就是时序矛盾），以及时序逻辑电路的if-else语句块不要写全，但是组合逻辑电路的if-else语句块要写全
3、不要这样写！在一个clk里面完成了二进制乘法，可能时序上有风险
4、if-else掉了else后，仿真会通过，但是综合会报时序冲突
编译报错：模棱两可的时钟
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