【黑金教程笔记之007】【建模篇】【Lab 06 SOS信号之二】

控制模块的协调角色。

实验六用到了实验四的按键消抖模块debounce_module.v和实验五的sos_module.v。

设计思路：

debounce_module.v看成一个输入，sos_module.v看成输出，而inter_control_module.v负责两个模块之间的沟通。

当按键按下时，debounce_module.v过滤抖动，然后产生一个时钟的高脉冲（原码里是100ms）Trig_sig信号。当Inter_control_module.v接收到这个高脉冲信号，它会转发产生一个时钟的高脉冲SOS_en_sig信号。即inter_control_module.v间接触发sos_module.v。

模块：

 /****************************************

 module name: debounce_module.v

 function: debounce a key

 pin assignments(for DE2-115):

 by yf.x

 2014-11-05

 ****************************************/

 module debounce_module(

 CLK,

 RST_n,

 Pin_in,

 Pin_out

 );

 input CLK;

 input RST_n;

 input Pin_in;

 output Pin_out;

 /*******************************/

 wire H2L_Sig;

 wire L2H_Sig;

 detect_module u0(

 .CLK(CLK),

 .RST_n(RST_n),

 .Pin_in(Pin_in),    //input from top

 .H2L_Sig(H2L_Sig),  //output to u1

 .L2H_Sig(L2H_Sig)   //output to u1

 );

 /***************************************/

 delay_module u1(

 .CLK(CLK),

 .RST_n(RST_n),

 .H2L_Sig(H2L_Sig),  //input from u1

 .L2H_Sig(L2H_Sig),   //input from u1

 .Pin_out(Pin_out)   //output to top

 );

 /***************************************/

 endmodule

 /************************************************************

 module name: inter_control_module.v

 function: detect trig_sig and generate SOS_en_sig.

 by yf.x

 2014-11-08

 ************************************************************/

 module inter_control_module(

 CLK,

 RST_n,

 Trig_sig,

 SOS_en_sig

 );

 input CLK;

 input RST_n;

 input Trig_sig;

 output SOS_en_sig;

 /****************************************************/

 reg i;

 reg isEn;

 always @(posedge CLK or negedge RST_n)

 if(!RST_n)

 begin

   i<='b0;

   isEn<='b0;

 end

 else

   case(i)

     'b0:

      if(Trig_sig)

      begin

        isEn<='b1;

         i<='b1;

      end

     'b1:

      begin

        isEn<='b0;

        i<='b0;

      end

   endcase

 /**********************************************************/

 assign SOS_en_sig=isEn;

 /**********************************************************/

 endmodule

 /**********************************************************

 module name:sos_module.v

 function: generate sos signal

 by yf.x

 2014-11-07

 **********************************************************/

 module sos_module(

 CLK,

 RST_n,

 Pin_out,

 SOS_en_sig

 );

 input CLK;

 input RST_n;

 input SOS_en_sig;

 output Pin_out;

 /***********************************************************/

 // DE2-115 use 50MHz oscillator,50M*0.001-1=49_999

 parameter T1ms='d49_999;

 /**********************************************************/

 reg [:]count1; //1ms counter

 always @(posedge CLK or negedge RST_n)

 if(!RST_n)

   count1<='d0;

 else if(iscount && count1==T1ms)

   count1<='d0;

 else if(iscount)

   count1<=count1+'b1;

 else if(!iscount)

   count1<='d0;

 /***********************************************************/

 reg [:]count_ms;

 always @(posedge CLK or negedge RST_n)

 if(!RST_n)

   count_ms<='d0;

 else if(iscount && count1==T1ms)

   count_ms<=count_ms+'b1;

 else if(!iscount)

   count_ms<='d0;

 /***********************************************************/

 reg iscount;

 reg rPin_out;

 reg [:]i;  

 always @(posedge CLK or negedge RST_n)

 if(!RST_n)

 begin

   iscount<='b0;

   rPin_out<='b0;

   i<='d0;

 end

 else

   case(i)

     'd0:

      if(SOS_en_sig=='b1)

        i<='d1;

      'd1,

      'd3,

      'd5,

      'd13,

      'd15,

      'd17:       //short

      if(count_ms=='d100)

      begin

        iscount<='b0;

         rPin_out<='b0;

         i<=i+'b1;

      end

      else

      begin

        iscount<='b1;

        rPin_out='b1;

      end

     'd2,

      'd4,

      'd6,

      'd8,

      'd10,

      'd12,

      'd14,

      'd16,

      'd18:      //interval

      if(count_ms=='d50)

     begin

       iscount<='b0;

       i<=i+'b1;

     end

     else

       iscount<='b1;

     'd7,

      'd9,

      'd11:  //long

     if(count_ms=='d300)

     begin

       iscount<='b0;

         rPin_out<='b0;

         i<=i+'b1;

      end

      else

      begin

        iscount<='b1;

        rPin_out='b1;

      end     

      'd19:  //end

      begin

        rPin_out<='b0;

         i<='b0;

      end

     endcase

 /*******************************************************************/

 assign Pin_out=rPin_out;

 endmodule

 /***********************************************************

 module name: lab06_top.v

 function: press a key, then trig SOS signal

 pin assignments(for DE2_115):

 ---------------------------------------------

 CLK--------------------------------CLOCK_50

 RST_n------------------------------KEY[0]

 Pin_in-----------------------------KEY[3]

 Pin_out----------------------------LEDG[8]

 by yf.x

 2014-11-08

 ***********************************************************/

 module lab06_top(

 CLK,

 RST_n,

 Pin_in,

 Pin_out

 );

 input CLK;

 input RST_n;

 input Pin_in;

 output Pin_out;

 /**************************************************/

 wire Trig_sig;

 debounce_module u0(

 .CLK(CLK),

 .RST_n(RST_n),

 .Pin_in(Pin_in),

 .Pin_out(Trig_sig)

 );

 /**************************************************/

 wire SOS_en_sig;

 inter_control_module u1(

 .CLK(CLK),

 .RST_n(RST_n),

 .Trig_sig(Trig_sig),

 .SOS_en_sig(SOS_en_sig)

 );

 /***************************************************/

 sos_module u2(

 .CLK(CLK),

 .RST_n(RST_n),

 .Pin_out(Pin_out),

 .SOS_en_sig(SOS_en_sig)

 );

 /***************************************************/

 endmodule

完成的框图：

实验六结论：

单针对这个实验，设计可以简化，即去掉inter_control_module.v。但是这个模块可以提供更好的扩展性。

巴特西

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