Verilog写入变量值到文件语句
2024-09-01 10:07:08
integer signed fid_out1,fid_out2;
initial
begin
fid_out1 = $fopen("dataout_i.txt","w");
fid_out2 = $fopen("dataout_q.txt","w");
end
always @(posedge clk)
begin
if(out_flag)
begin
$fdisplay(fid_out1,"%d",data_I);
$fdisplay(fid_out2,"%d",data_Q);
end
end
最新文章
- Android 第一行代码
- [NHibernate]条件查询Criteria Query
- 配置hooks使svn提交后自动同步客户端代码(客户端与服务端在同一台机器上)
- wenti
- spring整合activemq发送MQ消息[queue模式]实例
- XSS的原理分析与解剖(一)
- 用Gitosis搭建Git服务器(经典资料)
- 量身定制顺美男女西服、衬衫、大衣、T恤等 - 北京58同城
- 查询sql语句耗时的方法!
- 201621123031 《Java程序设计》第5周学习总结
- Redis的两种持久化方式详细介绍
- [Swift]LeetCode34. 在排序数组中查找元素的第一个和最后一个位置 | Find First and Last Position of Element in Sorted Array
- 遇到的Cocos2dx问题
- Python编程练习:平方值格式化
- dom4j基础教程【转】
- scrollReveal.js – 页面滚动显示动画JS
- How do I remove a particular element from an array in JavaScript?
- java控制语句 if-else while do-while for return break continue goto switch default
- Deep Learning Terminologies
- Android -- startActivityForResult和setResult