1 概述
Nios II 的boot过程要经历两个过程。

1. FPGA器件本身的配置过程。FPGA器件在外部配置控制器或自身携带的配置控制器的控制下配置FPGA的内部逻辑。如果内部逻辑中使用了Nios II，则配置完成的FPGA中包含有Nios II软核CPU。
2. Nios II本身的引导过程。一旦FPGA配置成功后，Nios II 就被逻辑中的复位电路复位，从reset地址开始执行代码。Nios II 的reset地址可以在SOPC builder的“Nios II More‘CPU’setting”页表中设置。

2 几种常见的boot方式
2.1 从EPCS串行存贮器中boot
       这种boot方式，FPGA的配置数据和Nios II的程序都存放在EPCS器件中。FPGA配置数据放在最前面，程序放在后面，程序可能有多个段，每个段前面都插有一个“程序记录”。一个“程序记录”由2个32位的数据构成，一个是32位的整数，另一个是32位的地址，分别用于表示程序段本身的长度和程序段的运行时地址。这个“程序记录”用于帮助bootloader把各个程序段搬到程序执行时真正的位置。EPCS是串行存贮器，Nios II 不能直接从EPCS中执行程序，它实际上是执行EPCS控制器的片内ROM的代码（即bootloader），把EPCS中程序的搬到RAM中执行。
2.2  从外部CFI 并行flash中boot
这种boot方式还可以分为2种情况。

1. 程序直接在flash中运行。这种情况程序不需要另外的bootloader，Nios II 复位时reset地址（指向flash内部）开始执行程序，程序必须有启动代码用于搬移.rwdata段（因为.rwdata段是可读写的不能存放在flash中），同时如果.RODATA段和.EXCEPTIONS段连接时没有指定在flash中话（比如在RAM中），也会被搬到RAM中，并对.bss段清零，设置栈的指针。这些工作都在Crt0.s中完成。
2. 程序在RAM（包括On-chip Ram，SDRAM，SSRAM…泛指一般的RAM）中运行。这种情况需要有一个专门的bootloader，它把存放在flash中的各个程序段搬到程序执行时各个段真正的位置。

3  从EPCS中boot
       要支持Nios II从EPCS中boot首先要求FPGA器件要支持主动串行配置。Altera的Cyclone，Cyclone II和Stratix II系列的FPGA支持主动串行配置。直到Nios II 5.1版本，Nios II 从EPCS中boot在Stratix II系列的FPGA上实现上仍有问题。所以这种方式主要用于Cyclone和Cyclone II系列的器件。
        为了实现这种boot方式，用户必须在SOPC builder中添加一个EPCS控制器，无须给它分配管腿，Quartus II 会自动给它分配到专用管腿上。添完EPCS控制器后，SOPC builder会给它分配一个base address，这个地址是EPCS控制器本身携带的片上ROM在Nios II系统中的基地址，这个ROM存有一小段bootloader代码，用于引导整个过程。所以，必须在SOPC builder的“Nios II More‘CPU’setting”页表中把reset地址设置为这个基地址，使得Nios II 复位后从这个地址开始执行以完成整个引导过程。
3.1 EPCS控制器的bootloader分析
       EPCS控制器带有一块片内ROM，内有Bootloader代码，Nios II 就靠这段代码完成boot过程。它把EPCS里的Nios II程序映象复制到RAM中，然后跳转到RAM中运行。由于程序映象是由elf2flash输出的，bootloader对被搬运的程序映象的位置和结构的解读必须和elf2flash工具一致。FPGA的配置数据从EPCS偏移为0的地址开始存放，紧挨着配置数据后面是一个32位的整数，指示程序段的长度，接着是一个32位的地址，指示程序执行时该程序段的地址，我们把这个长度和地址一起称为“程序记录”，“程序记录”随后就是程序段映象。一个程序可能有多个程序段，所以也就有多个“程序记录”和程序段映象。Bootloader必须知道FPGA配置数据的长度以读取配置数据后面的内容，不同型号的FPGA的配置数据长度是不同的，所以必须读取配置数据的头部信息获取配置数据的长度，进而逐个读取程序段映象的长度和运行时地址，然后把程序段映象搬到目的运行时地址。为了存取EPCS，bootloader构造了一些位置无关汇编代码。EPCS的存贮布局如下所示：
 
       当bootloader读取到L时，L＝0，表示前面所有的程序记录已经处理完毕，这个是最后的程序记录就直接跳到地址A的地方执行。显然A必须是程序的入口地址。如果L＝0xffffffff（即-1），那么就忽略A并停机，这样，即使是一个只有FPGA配置数据而没有程序的EPCS也是安全的。当一个EPCS只有配置数据而没有程序的时候，sof2flash会在配置数据的末尾增加4个字节的0xff使bootloader不会有误动作。Bootloader的工作流程如下：
  
3.2 EPCS控制器
       EPCS控制器手册没有对EPCS进行详细的说明只是建议用户使用Altera的HAL函数来存取。其实EPCS控制器由两个独立的部件构成：

1. Rom。大小是512个字节，也就是128 words。尽管EPCS控制器手册表述了Rom的大小是1K字节，实际上直到Nios II 5.1 EPCS控制器的Rom仍然是512个字节，因此手册中给出的寄存器偏移地址都需要修正。
2. SPI Master控制器。EPCS串行存贮器的接口符合SPI标准。Nios II 可以通过SPI Master来存取EPCS串行存贮器。这两个部件的地址（从Nios II 的角度看，以字节为单位）安排如下：

• Rx Data寄存器
  Nios II从Rx Data寄存器中读出从EPCS中接收到的数据。当接收移位寄存器收到满8位的数据，status寄存器的RRDY位被置1，同时数据被传入Rx Data寄存器。读取Rx Data寄存器会把RRDY位清掉，而往Rx Data写则没有影响。
• Tx Data寄存器
  Nios II把要发送的数据写到Tx Data寄存器。status寄存器中的TRDY位置1表示Tx Data寄存器准备好接收来自Nios II的新数据。Tx Data被写了之后，TRDY位就被置0，直到数据从Tx Data转移到发送移位寄存器又会被重新置为1。
• Status寄存器
  status寄存器包含有指示当前状态的位。几乎每一位都和control寄存器的一个中断允许位相关。Nios II任何时候都可以读取status寄存器，不会影响该寄存器的值。往status寄存器写将清除ROE，TOE和E这些位。下表描述了各个位的含义：
  

  位	名称	含义
  3	ROE	接收溢出错误。当Rx Data寄存器数据满的时候（RRDY为1），接收移位寄存器又往Rx Data寄存器写，那ROE位将被置1。而新的数据会覆盖老的数据。往status寄存器写可以把ROE位清0。
  4	TOE	发送溢出错误。如果Tx Data寄存器数据还没有被转移到发送移位寄存器（TRDY为0），又往Tx Data寄存器写，那TOE就会被置为1。新的数被忽略。往status寄存器写可以清TOE为0。
  5	TMT	发送移位寄存器空。如果一个发送过程正在进行中，那TMT为0；如果发送移位寄存器为空，则TMT为1。
  6	TRDY	发送器准备好接收新的发送数据。当Tx Data寄存器空的时候，TRDY为1。
  7	RRDY	接收器准备好送出接收到的数。当Rx Data寄存器满的时候，RRDY为1。
  8	E	有错误产生。它是TOE和ROE的逻辑或。只要TOE或ROE中有一个为1，那它也为1。它给程序提供了一个判断有错误发生的方便的途径。往status寄存器写可以把E位清0。
  9	EOP	包结束标志。该标志在下列情况下被置1： 1. 一个EOP字节被写入Tx Data寄存器 2. 一个EOP字节从Rx Data寄存器中读出 EOP字节就是End of Packet寄存器中的End of Character字节。往status寄存器写可以把EOP位清0。

• Control寄存器
  control寄存器控制SPI Master的操作。Nios II可以在任何时候读取control寄存器而不改变它的值。大部分control寄存器的位（IROE，ITOE，ITRDY，IRRDY和IE）控制status寄存器相应位的中断。比如当IROE设为1，就允许当status中的ROE为1时产生中断。只有当control寄存器和stauts寄存器中的相应位都为1的情况下，SPI Master才会产生中断。

• Slave enable寄存器
  slave enable寄存器中的某一位置1表示相应的ss_n信号可以被驱动有效（即在control寄存器中写SSO位为1，或者有数据写入Tx Data寄存器准备开始传送数据）。Slave enable寄存器可以多位为1，但是需要有其它逻辑来处理多个SPI slave的冲突问题。
• End of Packet寄存器
  End of Packet寄存器包含End of Character，当某一Avalon master读出的Rx Data寄存器字节和End of Character一样，或者写入Tx Data的字节和End of Character一样时，SPI Master产生EOP标志。如果该Avalon master支持endofpacket信号，则会中断传输。

EPCS控制器在例化SPI Master时使用下列参数：数据位8位；SPI时钟SCLK频率20MHz；MOSI（ASDO）在SCLK的下降沿处输出；MISO（DATA0）在SCLK上升沿处采样；SCLK的初始相位为0；MSB先输出，LSB后输出；目标延迟100us（即ss_n输出为低到SCLK开始驱动输出时钟脉冲的延迟为100us）。
3.3  EPCS串行存贮器件
      Altera的器件手册对EPCS器件有完整清楚的表述。在read byte，read status和read silicon ID操作时，发出命令后，所要的数据会马上从EPCS的DATA管腿移出。所以EPCS控制在发出命令后继续发送虚拟数据（比如0或随便什么值），在发送虚拟数据的同时接收EPCS送出的数据，就可以获取所要的数据。SPI接口的发送和接收是同时的，为了接收数据，你必须发送点什么，尽管这些数据是对方不需要的，同样在你发送命令或数据的同时也会收到点什么，尽管这些也不一定是你需要的。