PLL失锁
2024-10-10 01:51:13
2016-07-05
现象:在低温(-30度以下)下,射频锁定信号出现周(大约20ms)期性高低电平的变化,由于MCU检测一次需要的时间很长(大于500ms),
大概总是检测不到失锁状态,所以不会出现重锁而致使PLL一直处理失锁状态。但怪异的现象是即便手动把lock信号拉低也不会再次重锁。
必须是在上电状态就手动把lock信号拉高然后再次拉低才会出现重锁而后最终锁定。
对此,在FPGA中做了如下处理:
初始状态上报一个unlock信号给MCU,让它去做锁pll的操作,当FPGA检测到外部的lock信号上长沿时就上报锁定信号,然后判断100ms内
出现不锁定的时间大于20ms就认为不锁定。否则认为锁定。如此操作之后,测试管脚是锁定的,但是信号依然存在频偏。
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